bb/dtflop-ms2_test.net

   1 * Z:\trinary\code\circuits\dtflop-ms2_test.asc\r
   2 Vclk CLK 0 PULSE(-5 5 0 1p 1p 10n 20n)\r
   3 Vd D 0 PWL(0 0 1n 0 5n -5 8n -5 9n 0 10n 0 11n 5 21n 5 22n 0 24n 0 25n -5 34n -5 35n -5 40n -5 41n -5 42n 0 43n 5 44n 5 45n -5 46n 0 47n -5 48n 0)\r
   4 XX1 $G_Vdd $G_Vss tpower\r
   5 Xff D CLK Q _Q dtflop-ms2\r
   6 \r
   7 * block symbol definitions\r
   8 .subckt tpower Vdd Vss\r
   9 Vdd Vdd 0 5V\r
  10 Vss 0 Vss 5V\r
  11 .ends tpower\r
  12 \r
  13 .subckt dtflop-ms2 D CLK Q _Q\r
  14 XMaster D _CLK between NC_01 dtflop\r
  15 XSlave between CLK Q _Q dtflop\r
  16 XXstiCLK CLK _CLK sti\r
  17 .ends dtflop-ms2\r
  18 \r
  19 .subckt dtflop D CLK Q _Q\r
  20 XXlatch Q_storage _Q Q tnand\r
  21 X_Xlatch Q _Q_storage _Q tnand\r
  22 XXgatetop D CLK Q_storage tnand\r
  23 XXgatebot CLK _D _Q_storage tnand\r
  24 XXstiD D _D sti\r
  25 .ends dtflop\r
  26 \r
  27 .subckt sti IN OUT\r
  28 XXinv IN NC_01 OUT NC_02 tinv\r
  29 .ends sti\r
  30 \r
  31 .subckt tnand A B TNAND_Out\r
  32 RP NP TNAND_Out 12k\r
  33 RN TNAND_Out NN 12k\r
  34 MP1 NP B $G_Vdd $G_Vdd CD4007P\r
  35 MP2 NP A $G_Vdd $G_Vdd CD4007P\r
  36 MN2 NI B $G_Vss $G_Vss CD4007N\r
  37 MN1 NN A NI $G_Vss CD4007N\r
  38 .ends tnand\r
  39 \r
  40 .subckt tinv Vin PTI_Out STI_Out NTI_Out\r
  41 RP PTI_Out STI_Out 12k\r
  42 RN STI_Out NTI_Out 12k\r
  43 MN NTI_Out Vin $G_Vss $G_Vss CD4007N\r
  44 MP PTI_Out Vin $G_Vdd $G_Vdd CD4007P\r
  45 .ends tinv\r
  46 \r
  47 .model NMOS NMOS\r
  48 .model PMOS PMOS\r
  49 .lib C:\PROGRA~1\LTC\SwCADIII\lib\cmp\standard.mos\r
  50 .tran 50n\r
  51 .backanno\r
  52 .end\r