doc/grnexmpl.me

   1 .sc
   2 .nr pp 12
   3 .nr tp 12
   4 .nr sp 12
   5 .nr fi 0
   6 .st ug
   7 .ls 1
   8 .po 1i
   9 .pl 11i
  10 .EQ
  11 gsize 12
  12 delim $$
  13 define // 'over down 10'
  14 define sw 'phi sub'
  15 define aa 'A sub'
  16 define vv 'V sub'
  17 define mm 'M sub'
  18 define nn 'N sub'
  19 define cc 'C sub'
  20 define ll 'L sub'
  21 define rr 'R sub'
  22 define ss 'S sub'
  23 define gg 'g sub'
  24 define ff 'F sub'
  25 define qq 'Q sub'
  26 define qqq '{C prime} sub'
  27 define pp 'P sub'
  28 define tt 'T sub'
  29 define zz 'Z sub'
  30 define kk 'K sub'
  31 define ii 'I sub'
  32 define iis 'IC sub'
  33 define e2 '2 sup'
  34 define sunc '{ sin x } / x'
  35 define vddm1V 'vv DD - 1 ^ roman V'
  36 define vssp1V 'vv SS + 1 ^ roman V'
  37 .EN
  38 .pp
  39 The following slide shows the complete schematics of the
  40 fully-differential RIC. The operation includes a
  41 correlated-double-sampling phase that occurs once every 256
  42 clock periods, also called the
  43 .i "spreading ratio" .
  44 This reset phase is controlled by clocks $ DP sub 1 $ and $ DP
  45 sub 2 $ in which the integrator is initialized by totally
  46 removing the charge from $ cc F $ and storing the low-frequency
  47 noise of the op amp in $ cc C $. At the same time the comparison
  48 thresholds are set.
  49 .fl
  50 .po -0.2i
  51 .sp 2
  52 .lp
  53 .(b
  54 .EQ
  55 gsize -4
  56 .EN
  57 .GS
  58 roman 1
  59 italics 2
  60 bold 3
  61 special 4
  62 narrow 1
  63 medium 3
  64 thick 5
  65 width 5.5
  66 l mg
  67 file grnexmpl.g
  68 .GE
  69 .EQ
  70 gsize +4
  71 .EN
  72 .)b
  73 .fl
  74 .po +0.2i
  75 .pp
  76 The faster clocks are $ PN $, $ ITS $ and $ SP $. The sampling
  77 capacitor $ cc S $ performs the delayed subtraction of a sample
  78 of the input signal $ +- ^ vv SIG $ and a choice of $ - ^ vv REF
  79 $, $ AGND $ or $ + ^ vv REF $ according to the operations
  80 performed by the logic partially depicted operating on past
  81 results of the comparisons. The synchronous comparators are
  82 reset at this fast rates, thus performing one comparison for
  83 every fast clock cycle. The dynamic common-mode feedback
  84 arrangement operates synchronously with the reset time slot and
  85 its configuration is equivalent to that in the differential
  86 feedback path.