doc/grnexmpl.me

   1 .\"@ grnexmpl.me
   2 .\"
   3 .\" Adapted to S-roff by Steffen (Daode) Nurpmeso <steffen@sdaoden.eu>.
   4 .
   5 .nr pp 12
   6 .nr tp 12
   7 .nr sp 12
   8 .nr fi 0
   9 .ls 1
  10 .po 1i
  11 .pl 11i
  12 .EQ
  13 gsize 12
  14 delim $$
  15 define // 'over down 10'
  16 define sw 'phi sub'
  17 define aa 'A sub'
  18 define vv 'V sub'
  19 define mm 'M sub'
  20 define nn 'N sub'
  21 define cc 'C sub'
  22 define ll 'L sub'
  23 define rr 'R sub'
  24 define ss 'S sub'
  25 define gg 'g sub'
  26 define ff 'F sub'
  27 define qq 'Q sub'
  28 define qqq '{C prime} sub'
  29 define pp 'P sub'
  30 define tt 'T sub'
  31 define zz 'Z sub'
  32 define kk 'K sub'
  33 define ii 'I sub'
  34 define iis 'IC sub'
  35 define e2 '2 sup'
  36 define sunc '{ sin x } / x'
  37 define vddm1V 'vv DD - 1 ^ roman V'
  38 define vssp1V 'vv SS + 1 ^ roman V'
  39 .EN
  40 .pp
  41 The following slide shows the complete schematics of the
  42 fully-differential RIC. The operation includes a
  43 correlated-double-sampling phase that occurs once every 256
  44 clock periods, also called the
  45 .i "spreading ratio" .
  46 This reset phase is controlled by clocks $ DP sub 1 $ and $ DP
  47 sub 2 $ in which the integrator is initialized by totally
  48 removing the charge from $ cc F $ and storing the low-frequency
  49 noise of the op amp in $ cc C $. At the same time the comparison
  50 thresholds are set.
  51 .fl
  52 .po -0.2i
  53 .sp 2
  54 .lp
  55 .(b
  56 .EQ
  57 gsize -4
  58 .EN
  59 .GS
  60 roman 1
  61 italics 2
  62 bold 3
  63 special 4
  64 narrow 1
  65 medium 3
  66 thick 5
  67 width 5.5
  68 l mg
  69 file grnexmpl.g
  70 .GE
  71 .EQ
  72 gsize +4
  73 .EN
  74 .)b
  75 .fl
  76 .po +0.2i
  77 .pp
  78 The faster clocks are $ PN $, $ ITS $ and $ SP $. The sampling
  79 capacitor $ cc S $ performs the delayed subtraction of a sample
  80 of the input signal $ +- ^ vv SIG $ and a choice of $ - ^ vv REF
  81 $, $ AGND $ or $ + ^ vv REF $ according to the operations
  82 performed by the logic partially depicted operating on past
  83 results of the comparisons. The synchronous comparators are
  84 reset at this fast rates, thus performing one comparison for
  85 every fast clock cycle. The dynamic common-mode feedback
  86 arrangement operates synchronously with the reset time slot and
  87 its configuration is equivalent to that in the differential
  88 feedback path.
  89 .
  90 .\" s-ts-mode