hw/riscv/meson.build

   1 riscv_ss = ss.source_set()
   2 riscv_ss.add(files('boot.c'), fdt)
   3 riscv_ss.add(files('numa.c'))
   4 riscv_ss.add(when: 'CONFIG_HART', if_true: files('riscv_hart.c'))
   5 riscv_ss.add(when: 'CONFIG_OPENTITAN', if_true: files('opentitan.c'))
   6 riscv_ss.add(when: 'CONFIG_RISCV_VIRT', if_true: files('virt.c'))
   7 riscv_ss.add(when: 'CONFIG_SIFIVE', if_true: files('sifive_plic.c'))
   8 riscv_ss.add(when: 'CONFIG_SIFIVE', if_true: files('sifive_test.c'))
   9 riscv_ss.add(when: 'CONFIG_SIFIVE', if_true: files('sifive_uart.c'))
  10 riscv_ss.add(when: 'CONFIG_SIFIVE_E', if_true: files('sifive_e.c'))
  11 riscv_ss.add(when: 'CONFIG_SIFIVE_U', if_true: files('sifive_u.c'))
  12 riscv_ss.add(when: 'CONFIG_SPIKE', if_true: files('riscv_htif.c'))
  13 riscv_ss.add(when: 'CONFIG_SPIKE', if_true: files('spike.c'))
  14 riscv_ss.add(when: 'CONFIG_MICROCHIP_PFSOC', if_true: files('microchip_pfsoc.c'))
  15
  16 hw_arch += {'riscv': riscv_ss}