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Enable RTC for Cowon D2. Time readout works, but date is currently junk.
[kugel-rb.git] / firmware / export / dm320.h
blob4a26f6e3d5072974743d1b42e52eb4395a3995be
1 /***************************************************************************
2 * __________ __ ___.
3 * Open \______ \ ____ ____ | | _\_ |__ _______ ___
4 * Source | _// _ \_/ ___\| |/ /| __ \ / _ \ \/ /
5 * Jukebox | | ( <_> ) \___| < | \_\ ( <_> > < <
6 * Firmware |____|_ /\____/ \___ >__|_ \|___ /\____/__/\_ \
7 * \/ \/ \/ \/ \/
8 * $Id$
9 *
10 * Copyright (C) 2007 by Karl Kurbjun
11 * Copyright (C) 2008 by Maurus Cuelenaere
12 *
13 * All files in this archive are subject to the GNU General Public License.
14 * See the file COPYING in the source tree root for full license agreement.
15 *
16 * This software is distributed on an "AS IS" basis, WITHOUT WARRANTY OF ANY
17 * KIND, either express or implied.
18 *
19 ****************************************************************************/
20
21 /** All register offset definitions for the TI DM320
22 * Taken from: http://svn.neurostechnology.com/filedetails.php?repname=neuros-bsp&path=%2Ftrunk%2Fkernels%2Flinux-2.6.15%2Finclude%2Fasm-arm%2Farch-ntosd-dm320%2Fio_registers.h&rev=0&sc=0
23 */
24
25 #ifndef __DM320_H__
26 #define __DM320_H__
27
28 #define LCD_BUFFER_SIZE (LCD_WIDTH*LCD_HEIGHT*2)
29 #define TTB_SIZE (0x4000)
30 /* must be 16Kb (0x4000) aligned */
31 #define TTB_BASE ((unsigned int *)(0x04900000 - TTB_SIZE)) /* End of memory */
32 #define FRAME ((short *) ((char*)TTB_BASE - LCD_BUFFER_SIZE)) /* Right before TTB */
33
34 #define PHY_IO_BASE 0x00030000
35 #define DM320_REG(addr) (*(volatile unsigned short *)(PHY_IO_BASE + (addr)))
36
37 /* Timer 0-3 */
38 #define IO_TIMER0_TMMD DM320_REG(0x0000)
39 #define IO_TIMER0_TMRSV0 DM320_REG(0x0002)
40 #define IO_TIMER0_TMPRSCL DM320_REG(0x0004)
41 #define IO_TIMER0_TMDIV DM320_REG(0x0006)
42 #define IO_TIMER0_TMTRG DM320_REG(0x0008)
43 #define IO_TIMER0_TMCNT DM320_REG(0x000A)
44
45 #define IO_TIMER1_TMMD DM320_REG(0x0080)
46 #define IO_TIMER1_TMRSV0 DM320_REG(0x0082)
47 #define IO_TIMER1_TMPRSCL DM320_REG(0x0084)
48 #define IO_TIMER1_TMDIV DM320_REG(0x0086)
49 #define IO_TIMER1_TMTRG DM320_REG(0x0088)
50 #define IO_TIMER1_TMCNT DM320_REG(0x008A)
51
52 #define IO_TIMER2_TMMD DM320_REG(0x0100)
53 #define IO_TIMER2_TMVDCLR DM320_REG(0x0102)
54 #define IO_TIMER2_TMPRSCL DM320_REG(0x0104)
55 #define IO_TIMER2_TMDIV DM320_REG(0x0106)
56 #define IO_TIMER2_TMTRG DM320_REG(0x0108)
57 #define IO_TIMER2_TMCNT DM320_REG(0x010A)
58
59 #define IO_TIMER3_TMMD DM320_REG(0x0180)
60 #define IO_TIMER3_TMVDCLR DM320_REG(0x0182)
61 #define IO_TIMER3_TMPRSCL DM320_REG(0x0184)
62 #define IO_TIMER3_TMDIV DM320_REG(0x0186)
63 #define IO_TIMER3_TMTRG DM320_REG(0x0188)
64 #define IO_TIMER3_TMCNT DM320_REG(0x018A)
65
66 /* Serial 0/1 */
67 #define IO_SERIAL0_TX_DATA DM320_REG(0x0200)
68 #define IO_SERIAL0_RX_DATA DM320_REG(0x0202)
69 #define IO_SERIAL0_TX_ENABLE DM320_REG(0x0204)
70 #define IO_SERIAL0_MODE DM320_REG(0x0206)
71 #define IO_SERIAL0_DMA_TRIGGER DM320_REG(0x0208)
72 #define IO_SERIAL0_DMA_MODE DM320_REG(0x020A)
73 #define IO_SERIAL0_DMA_SDRAM_LOW DM320_REG(0x020C)
74 #define IO_SERIAL0_DMA_SDRAM_HI DM320_REG(0x020E)
75 #define IO_SERIAL0_DMA_STATUS DM320_REG(0x0210)
76
77 #define IO_SERIAL1_TX_DATA DM320_REG(0x0280)
78 #define IO_SERIAL1_RX_DATA DM320_REG(0x0282)
79 #define IO_SERIAL1_TX_ENABLE DM320_REG(0x0284)
80 #define IO_SERIAL1_MODE DM320_REG(0x0286)
81
82 /* UART 0/1 */
83 #define IO_UART0_DTRR DM320_REG(0x0300)
84 #define IO_UART0_BRSR DM320_REG(0x0302)
85 #define IO_UART0_MSR DM320_REG(0x0304)
86 #define IO_UART0_RFCR DM320_REG(0x0306)
87 #define IO_UART0_TFCR DM320_REG(0x0308)
88 #define IO_UART0_LCR DM320_REG(0x030A)
89 #define IO_UART0_SR DM320_REG(0x030C)
90
91 #define IO_UART1_DTRR DM320_REG(0x0380)
92 #define IO_UART1_BRSR DM320_REG(0x0382)
93 #define IO_UART1_MSR DM320_REG(0x0384)
94 #define IO_UART1_RFCR DM320_REG(0x0386)
95 #define IO_UART1_TFCR DM320_REG(0x0388)
96 #define IO_UART1_LCR DM320_REG(0x038A)
97 #define IO_UART1_SR DM320_REG(0x038C)
98
99 /* Watchdog Timer */
100 #define IO_WATCHDOG_MODE DM320_REG(0x0400)
101 #define IO_WATCHDOG_RESET DM320_REG(0x0402)
102 #define IO_WATCHDOG_PRESCALAR DM320_REG(0x0404)
103 #define IO_WATCHDOG_DIVISOR DM320_REG(0x0406)
104 #define IO_WATCHDOG_EXT_RESET DM320_REG(0x0408)
105
106 /* MMC/SD Controller */
107 #define IO_MMC_CONTROL 0x0480
108 #define IO_MMC_MEM_CLK_CONTROL 0x0482
109 #define IO_MMC_STATUS0 0x0484
110 #define IO_MMC_STATUS1 0x0486
111 #define IO_MMC_INT_ENABLE 0x0488
112 #define IO_MMC_RESPONSE_TIMEOUT 0x048A
113 #define IO_MMC_READ_TIMEOUT 0x048C
114 #define IO_MMC_BLOCK_LENGTH 0x048E
115 #define IO_MMC_NR_BLOCKS 0x0490
116 #define IO_MMC_NR_BLOCKS_COUNT 0x0492
117 #define IO_MMC_RX_DATA 0x0494
118 #define IO_MMC_TX_DATA 0x0496
119 #define IO_MMC_COMMAND 0x0498
120 #define IO_MMC_ARG_LOW 0x049A
121 #define IO_MMC_ARG_HI 0x049C
122 #define IO_MMC_RESPONSE0 0x049E
123 #define IO_MMC_RESPONSE1 0x04A0
124 #define IO_MMC_RESPONSE2 0x04A2
125 #define IO_MMC_RESPONSE3 0x04A4
126 #define IO_MMC_RESPONSE4 0x04A6
127 #define IO_MMC_RESPONSE5 0x04A8
128 #define IO_MMC_RESPONSE6 0x04AA
129 #define IO_MMC_RESPONSE7 0x04AC
130 #define IO_MMC_SPI_DATA 0x04AE
131 #define IO_MMC_SPI_ERR 0x04B0
132 #define IO_MMC_COMMAND_INDEX 0x04B2
133 #define IO_MMC_CLK_START_PHASE 0x04B4
134 #define IO_MMC_RESPONSE_TOUT_CNT 0x04B6
135 #define IO_MMC_READ_TOUT_CNT 0x04B8
136 #define IO_MMC_BLOCK_LENGTH_CNT 0x04BA
137
138 #define IO_MMC_SD_DMA_TRIGGER 0x04BC
139 #define IO_MMC_SD_DMA_MODE 0x04BE
140 #define IO_MMC_SD_DMA_ADDR_LOW 0x04C0
141 #define IO_MMC_SD_DMA_ADDR_HI 0x04C2
142 #define IO_MMC_SD_DMA_STATUS0 0x04C4
143 #define IO_MMC_SD_DMA_STATUS1 0x04C6
144 #define IO_MMC_SD_DMA_TIMEOUT 0x04C8
145
146 #define IO_SDIO_CONTROL 0x04CA
147 #define IO_SDIO_STATUS0 0x04CC
148 #define IO_SDIO_INT_ENABLE 0x04CE
149 #define IO_SDIO_INT_STATUS 0x04D0
150
151 /* Interrupt Controller */
152 #define IO_INTC_FIQ0 DM320_REG(0x0500)
153 #define IO_INTC_FIQ1 DM320_REG(0x0502)
154 #define IO_INTC_FIQ2 DM320_REG(0x0504)
155 #define IO_INTC_IRQ0 DM320_REG(0x0508)
156 #define IO_INTC_IRQ1 DM320_REG(0x050A)
157 #define IO_INTC_IRQ2 DM320_REG(0x050C)
158 #define IO_INTC_FIQENTRY0 DM320_REG(0x0510)
159 #define IO_INTC_FIQENTRY1 DM320_REG(0x0512)
160 #define IO_INTC_FIQ_LOCK_ADDR0 DM320_REG(0x0514)
161 #define IO_INTC_FIQ_LOCK_ADDR1 DM320_REG(0x0516)
162 #define IO_INTC_IRQENTRY0 DM320_REG(0x0518)
163 #define IO_INTC_IRQENTRY1 DM320_REG(0x051A)
164 #define IO_INTC_IRQ_LOCK_ADDR0 DM320_REG(0x051C)
165 #define IO_INTC_IRQ_LOCK_ADDR1 DM320_REG(0x051E)
166 #define IO_INTC_FISEL0 DM320_REG(0x0520)
167 #define IO_INTC_FISEL1 DM320_REG(0x0522)
168 #define IO_INTC_FISEL2 DM320_REG(0x0524)
169 #define IO_INTC_EINT0 DM320_REG(0x0528)
170 #define IO_INTC_EINT1 DM320_REG(0x052A)
171 #define IO_INTC_EINT2 DM320_REG(0x052C)
172 #define IO_INTC_RAW DM320_REG(0x0530)
173 #define IO_INTC_ENTRY_TBA0 DM320_REG(0x0538)
174 #define IO_INTC_ENTRY_TBA1 DM320_REG(0x053A)
175 #define IO_INTC_PRIORITY0 DM320_REG(0x0540)
176 #define IO_INTC_PRIORITY1 DM320_REG(0x0542)
177 #define IO_INTC_PRIORITY2 DM320_REG(0x0544)
178 #define IO_INTC_PRIORITY3 DM320_REG(0x0546)
179 #define IO_INTC_PRIORITY4 DM320_REG(0x0548)
180 #define IO_INTC_PRIORITY5 DM320_REG(0x054A)
181 #define IO_INTC_PRIORITY6 DM320_REG(0x054C)
182 #define IO_INTC_PRIORITY7 DM320_REG(0x054E)
183 #define IO_INTC_PRIORITY8 DM320_REG(0x0550)
184 #define IO_INTC_PRIORITY9 DM320_REG(0x0552)
185 #define IO_INTC_PRIORITY10 DM320_REG(0x0554)
186 #define IO_INTC_PRIORITY11 DM320_REG(0x0556)
187 #define IO_INTC_PRIORITY12 DM320_REG(0x0558)
188 #define IO_INTC_PRIORITY13 DM320_REG(0x055A)
189 #define IO_INTC_PRIORITY14 DM320_REG(0x055C)
190 #define IO_INTC_PRIORITY15 DM320_REG(0x055E)
191 #define IO_INTC_PRIORITY16 DM320_REG(0x0560)
192 #define IO_INTC_PRIORITY17 DM320_REG(0x0562)
193 #define IO_INTC_PRIORITY18 DM320_REG(0x0564)
194 #define IO_INTC_PRIORITY19 DM320_REG(0x0566)
195 #define IO_INTC_PRIORITY20 DM320_REG(0x0568)
196 #define IO_INTC_PRIORITY21 DM320_REG(0x056A)
197 #define IO_INTC_PRIORITY22 DM320_REG(0x056C)
198
199 /* GIO Controller */
200 #define IO_GIO_DIR0 DM320_REG(0x0580)
201 #define IO_GIO_DIR1 DM320_REG(0x0582)
202 #define IO_GIO_DIR2 DM320_REG(0x0584)
203 #define IO_GIO_INV0 DM320_REG(0x0586)
204 #define IO_GIO_INV1 DM320_REG(0x0588)
205 #define IO_GIO_INV2 DM320_REG(0x058A)
206 #define IO_GIO_BITSET0 DM320_REG(0x058C)
207 #define IO_GIO_BITSET1 DM320_REG(0x058E)
208 #define IO_GIO_BITSET2 DM320_REG(0x0590)
209 #define IO_GIO_BITCLR0 DM320_REG(0x0592)
210 #define IO_GIO_BITCLR1 DM320_REG(0x0594)
211 #define IO_GIO_BITCLR2 DM320_REG(0x0596)
212 #define IO_GIO_IRQPORT DM320_REG(0x0598)
213 #define IO_GIO_IRQEDGE DM320_REG(0x059A)
214 #define IO_GIO_CHAT0 DM320_REG(0x059C)
215 #define IO_GIO_CHAT1 DM320_REG(0x059E)
216 #define IO_GIO_CHAT2 DM320_REG(0x05A0)
217 #define IO_GIO_NCHAT DM320_REG(0x05A2)
218 #define IO_GIO_FSEL0 DM320_REG(0x05A4)
219 #define IO_GIO_FSEL1 DM320_REG(0x05A6)
220 #define IO_GIO_FSEL2 DM320_REG(0x05A8)
221 #define IO_GIO_FSEL3 DM320_REG(0x05AA)
222 #define IO_GIO_FSEL4 DM320_REG(0x05AC)
223 #define IO_GIO_CARD_SET DM320_REG(0x05AE)
224 #define IO_GIO_CARD_ST DM320_REG(0x05B0)
225
226 /* DSP Controller */
227 #define IO_DSPC_HPIB_CONTROL DM320_REG(0x0600)
228 #define IO_DSPC_HPIB_STATUS DM320_REG(0x0602)
229
230 /* OSD Controller */
231 #define IO_OSD_MODE DM320_REG(0x0680)
232 #define IO_OSD_VIDWINMD DM320_REG(0x0682)
233 #define IO_OSD_OSDWINMD0 DM320_REG(0x0684)
234 #define IO_OSD_OSDWINMD1 DM320_REG(0x0686)
235 #define IO_OSD_ATRMD DM320_REG(0x0688)
236 #define IO_OSD_RECTCUR DM320_REG(0x0688)
237 #define IO_OSD_RESERVED DM320_REG(0x068A)
238 #define IO_OSD_VIDWIN0OFST DM320_REG(0x068C)
239 #define IO_OSD_VIDWIN1OFST DM320_REG(0x068E)
240 #define IO_OSD_OSDWIN0OFST DM320_REG(0x0690)
241 #define IO_OSD_OSDWIN1OFST DM320_REG(0x0692)
242 #define IO_OSD_VIDWINADH DM320_REG(0x0694)
243 #define IO_OSD_VIDWIN0ADL DM320_REG(0x0696)
244 #define IO_OSD_VIDWIN1ADL DM320_REG(0x0698)
245 #define IO_OSD_OSDWINADH DM320_REG(0x069A)
246 #define IO_OSD_OSDWIN0ADL DM320_REG(0x069C)
247 #define IO_OSD_OSDWIN1ADL DM320_REG(0x069E)
248 #define IO_OSD_BASEPX DM320_REG(0x06A0)
249 #define IO_OSD_BASEPY DM320_REG(0x06A2)
250 #define IO_OSD_VIDWIN0XP DM320_REG(0x06A4)
251 #define IO_OSD_VIDWIN0YP DM320_REG(0x06A6)
252 #define IO_OSD_VIDWIN0XL DM320_REG(0x06A8)
253 #define IO_OSD_VIDWIN0YL DM320_REG(0x06AA)
254 #define IO_OSD_VIDWIN1XP DM320_REG(0x06AC)
255 #define IO_OSD_VIDWIN1YP DM320_REG(0x06AE)
256 #define IO_OSD_VIDWIN1XL DM320_REG(0x06B0)
257 #define IO_OSD_VIDWIN1YL DM320_REG(0x06B2)
258
259 #define IO_OSD_OSDWIN0XP DM320_REG(0x06B4)
260 #define IO_OSD_OSDWIN0YP DM320_REG(0x06B6)
261 #define IO_OSD_OSDWIN0XL DM320_REG(0x06B8)
262 #define IO_OSD_OSDWIN0YL DM320_REG(0x06BA)
263 #define IO_OSD_OSDWIN1XP DM320_REG(0x06BC)
264 #define IO_OSD_OSDWIN1YP DM320_REG(0x06BE)
265 #define IO_OSD_OSDWIN1XL DM320_REG(0x06C0)
266 #define IO_OSD_OSDWIN1YL DM320_REG(0x06C2)
267 #define IO_OSD_CURXP DM320_REG(0x06C4)
268 #define IO_OSD_CURYP DM320_REG(0x06C6)
269 #define IO_OSD_CURXL DM320_REG(0x06C8)
270 #define IO_OSD_CURYL DM320_REG(0x06CA)
271
272 #define IO_OSD_W0BMP01 DM320_REG(0x06D0)
273 #define IO_OSD_W0BMP23 DM320_REG(0x06D2)
274 #define IO_OSD_W0BMP45 DM320_REG(0x06D4)
275 #define IO_OSD_W0BMP67 DM320_REG(0x06D6)
276 #define IO_OSD_W0BMP89 DM320_REG(0x06D8)
277 #define IO_OSD_W0BMPAB DM320_REG(0x06DA)
278 #define IO_OSD_W0BMPCD DM320_REG(0x06DC)
279 #define IO_OSD_W0BMPEF DM320_REG(0x06DE)
280
281 #define IO_OSD_W1BMP01 DM320_REG(0x06E0)
282 #define IO_OSD_W1BMP23 DM320_REG(0x06E2)
283 #define IO_OSD_W1BMP45 DM320_REG(0x06E4)
284 #define IO_OSD_W1BMP67 DM320_REG(0x06E6)
285 #define IO_OSD_W1BMP89 DM320_REG(0x06E8)
286 #define IO_OSD_W1BMPAB DM320_REG(0x06EA)
287 #define IO_OSD_W1BMPCD DM320_REG(0x06EC)
288 #define IO_OSD_W1BMPEF DM320_REG(0x06EE)
289
290 #define IO_OSD_MISCCTL DM320_REG(0x06F4)
291 #define IO_OSD_CLUTRAMYCB DM320_REG(0x06F6)
292 #define IO_OSD_CLUTRAMCR DM320_REG(0x06F8)
293
294 #define IO_OSD_PPWIN0ADH DM320_REG(0x06FC)
295 #define IO_OSD_PPWIN0ADL DM320_REG(0x06FE)
296
297
298 /* CCD Controller */
299 #define IO_CCD_SYNCEN 0x0700
300 #define IO_CCD_MODESET 0x0702
301 #define IO_CCD_HDWIDTH 0x0704
302 #define IO_CCD_VDWIDTH 0x0706
303 #define IO_CCD_PPLN 0x0708
304 #define IO_CCD_LPFR 0x070A
305 #define IO_CCD_SPH 0x070C
306 #define IO_CCD_NPH 0x070E
307 #define IO_CCD_SLV0 0x0710
308 #define IO_CCD_SLV1 0x0712
309 #define IO_CCD_NLV 0x0714
310 #define IO_CCD_CULH 0x0716
311 #define IO_CCD_CULV 0x0718
312 #define IO_CCD_HSIZE 0x071A
313 #define IO_CCD_SDOFST 0x071C
314 #define IO_CCD_STADRH 0x071E
315 #define IO_CCD_STADRL 0x0720
316 #define IO_CCD_CLAMP 0x0722
317 #define IO_CCD_DCSUB 0x0724
318 #define IO_CCD_COLPTN 0x0726
319 #define IO_CCD_BLKCMP0 0x0728
320 #define IO_CCD_BLKCMP1 0x072A
321 #define IO_CCD_MEDFILT 0x072C
322 #define IO_CCD_RYEGAIN 0x072E
323 #define IO_CCD_GRCYGAIN 0x0730
324 #define IO_CCD_GBGGAIN 0x0732
325 #define IO_CCD_BMGGAIN 0x0734
326 #define IO_CCD_OFFSET 0x0736
327 #define IO_CCD_OUTCLP 0x0738
328 #define IO_CCD_VDINT0 0x073A
329 #define IO_CCD_VDINT1 0x073C
330 #define IO_CCD_RSV0 0x073E
331 #define IO_CCD_GAMMAWD 0x0740
332 #define IO_CCD_REC656IF 0x0742
333 #define IO_CCD_CCDFG 0x0744
334 #define IO_CCD_FMTCFG 0x0746
335 #define IO_CCD_FMTSPH 0x0748
336 #define IO_CCD_FMTLNH 0x074A
337 #define IO_CCD_FMTSLV 0x074C
338 #define IO_CCD_FMTSNV 0x074E
339 #define IO_CCD_FMTOFST 0x0750
340 #define IO_CCD_FMTRLEN 0x0752
341 #define IO_CCD_FMTHCNT 0x0754
342 #define IO_CCD_FMTPTNA 0x0756
343 #define IO_CCD_FMTPTNB 0x0758
344
345 /* NTSC/PAL Encoder */
346 #define IO_VID_ENC_VMOD DM320_REG(0x0800)
347 #define IO_VID_ENC_VDCTL DM320_REG(0x0802)
348 #define IO_VID_ENC_VDPRO DM320_REG(0x0804)
349 #define IO_VID_ENC_SYNCCTL DM320_REG(0x0806)
350 #define IO_VID_ENC_HSPLS DM320_REG(0x0808)
351 #define IO_VID_ENC_VSPLS DM320_REG(0x080A)
352 #define IO_VID_ENC_HINT DM320_REG(0x080C)
353 #define IO_VID_ENC_HSTART DM320_REG(0x080E)
354 #define IO_VID_ENC_HVALID DM320_REG(0x0810)
355 #define IO_VID_ENC_VINT DM320_REG(0x0812)
356 #define IO_VID_ENC_VSTART DM320_REG(0x0814)
357 #define IO_VID_ENC_VVALID DM320_REG(0x0816)
358 #define IO_VID_ENC_HSDLY DM320_REG(0x0818)
359 #define IO_VID_ENC_VSDLY DM320_REG(0x081A)
360 #define IO_VID_ENC_YCCTL DM320_REG(0x081C)
361 #define IO_VID_ENC_RGBCTL DM320_REG(0x081E)
362 #define IO_VID_ENC_RGBCLP DM320_REG(0x0820)
363 #define IO_VID_ENC_LNECTL DM320_REG(0x0822)
364 #define IO_VID_ENC_CULLLNE DM320_REG(0x0824)
365 #define IO_VID_ENC_LCDOUT DM320_REG(0x0826)
366 #define IO_VID_ENC_BRTS DM320_REG(0x0828)
367 #define IO_VID_ENC_BRTW DM320_REG(0x082A)
368 #define IO_VID_ENC_ACCTL DM320_REG(0x082C)
369 #define IO_VID_ENC_PWMP DM320_REG(0x082E)
370 #define IO_VID_ENC_PWMW DM320_REG(0x0830)
371 #define IO_VID_ENC_DCLKCTL DM320_REG(0x0832)
372 #define IO_VID_ENC_DCLKPTN0 DM320_REG(0x0834)
373 #define IO_VID_ENC_DCLKPTN1 DM320_REG(0x0836)
374 #define IO_VID_ENC_DCLKPTN2 DM320_REG(0x0838)
375 #define IO_VID_ENC_DCLKPTN3 DM320_REG(0x083A)
376 #define IO_VID_ENC_DCLKPTN0A DM320_REG(0x083C)
377 #define IO_VID_ENC_DCLKPTN1A DM320_REG(0x083E)
378 #define IO_VID_ENC_DCLKPTN2A DM320_REG(0x0840)
379 #define IO_VID_ENC_DCLKPTN3A DM320_REG(0x0842)
380 #define IO_VID_ENC_DCLKHS DM320_REG(0x0844)
381 #define IO_VID_ENC_DCLKHSA DM320_REG(0x0846)
382 #define IO_VID_ENC_DCLKHR DM320_REG(0x0848)
383 #define IO_VID_ENC_DCLKVS DM320_REG(0x084A)
384 #define IO_VID_ENC_DCLKVR DM320_REG(0x084C)
385 #define IO_VID_ENC_CAPCTL DM320_REG(0x084E)
386 #define IO_VID_ENC_CAPDO DM320_REG(0x0850)
387 #define IO_VID_ENC_CAPDE DM320_REG(0x0852)
388 #define IO_VID_ENC_ATR0 DM320_REG(0x0854)
389
390 /* Clock Controller */
391 #define IO_CLK_PLLA DM320_REG(0x0880)
392 #define IO_CLK_PLLB DM320_REG(0x0882)
393 #define IO_CLK_SEL0 DM320_REG(0x0884)
394 #define IO_CLK_SEL1 DM320_REG(0x0886)
395 #define IO_CLK_SEL2 DM320_REG(0x0888)
396 #define IO_CLK_DIV0 DM320_REG(0x088A)
397 #define IO_CLK_DIV1 DM320_REG(0x088C)
398 #define IO_CLK_DIV2 DM320_REG(0x088E)
399 #define IO_CLK_DIV3 DM320_REG(0x0890)
400 #define IO_CLK_DIV4 DM320_REG(0x0892)
401 #define IO_CLK_BYP DM320_REG(0x0894)
402 #define IO_CLK_INV DM320_REG(0x0896)
403 #define IO_CLK_MOD0 DM320_REG(0x0898)
404 #define IO_CLK_MOD1 DM320_REG(0x089A)
405 #define IO_CLK_MOD2 DM320_REG(0x089C)
406 #define IO_CLK_LPCTL0 DM320_REG(0x089E)
407 #define IO_CLK_LPCTL1 DM320_REG(0x08A0)
408 #define IO_CLK_OSEL DM320_REG(0x08A2)
409 #define IO_CLK_00DIV DM320_REG(0x08A4)
410 #define IO_CLK_O1DIV DM320_REG(0x08A6)
411 #define IO_CLK_02DIV DM320_REG(0x08A8)
412 #define IO_CLK_PWM0C DM320_REG(0x08AA)
413 #define IO_CLK_PWM0H DM320_REG(0x08AC)
414 #define IO_CLK_PWM1C DM320_REG(0x08AE)
415 #define IO_CLK_PWM1H DM320_REG(0x08B0)
416
417 /* Bus Controller */
418 #define IO_BUSC_ECR DM320_REG(0x0900)
419 #define IO_BUSC_EBYTER DM320_REG(0x0902)
420 #define IO_BUSC_EBITR DM320_REG(0x0904)
421 #define IO_BUSC_REVR DM320_REG(0x0906)
422
423 /* SDRAM Controller */
424 #define IO_SDRAM_SDBUFD0L DM320_REG(0x0980)
425 #define IO_SDRAM_SDBUFD0H DM320_REG(0x0982)
426 #define IO_SDRAM_SDBUFD1L DM320_REG(0x0984)
427 #define IO_SDRAM_SDBUFD1H DM320_REG(0x0986)
428 #define IO_SDRAM_SDBUFD2L DM320_REG(0x0988)
429 #define IO_SDRAM_SDBUFD2H DM320_REG(0x098A)
430 #define IO_SDRAM_SDBUFD3L DM320_REG(0x098C)
431 #define IO_SDRAM_SDBUFD3H DM320_REG(0x098E)
432 #define IO_SDRAM_SDBUFD4L DM320_REG(0x0990)
433 #define IO_SDRAM_SDBUFD4H DM320_REG(0x0992)
434 #define IO_SDRAM_SDBUFD5L DM320_REG(0x0994)
435 #define IO_SDRAM_SDBUFD5H DM320_REG(0x0996)
436 #define IO_SDRAM_SDBUFD6L DM320_REG(0x0998)
437 #define IO_SDRAM_SDBUFD6H DM320_REG(0x099A)
438 #define IO_SDRAM_SDBUFD7L DM320_REG(0x099C)
439 #define IO_SDRAM_SDBUFD7H DM320_REG(0x099E)
440 #define IO_SDRAM_SDBUFAD1 DM320_REG(0x09A0)
441 #define IO_SDRAM_SDBUFAD2 DM320_REG(0x09A2)
442 #define IO_SDRAM_SDBUFCTL DM320_REG(0x09A4)
443 #define IO_SDRAM_SDMODE DM320_REG(0x09A6)
444 #define IO_SDRAM_REFCTL DM320_REG(0x09A8)
445 #define IO_SDRAM_SDPRTY1 DM320_REG(0x09AA)
446 #define IO_SDRAM_SDPRTY2 DM320_REG(0x09AC)
447 #define IO_SDRAM_SDPRTY3 DM320_REG(0x09AE)
448 #define IO_SDRAM_SDPRTY4 DM320_REG(0x09B0)
449 #define IO_SDRAM_SDPRTY5 DM320_REG(0x09B2)
450 #define IO_SDRAM_SDPRTY6 DM320_REG(0x09B4)
451 #define IO_SDRAM_SDPRTY7 DM320_REG(0x09B6)
452 #define IO_SDRAM_SDPRTY8 DM320_REG(0x09B8)
453 #define IO_SDRAM_SDPRTY9 DM320_REG(0x09BA)
454 #define IO_SDRAM_SDPRTY10 DM320_REG(0x09BC)
455 #define IO_SDRAM_SDPRTY11 DM320_REG(0x09BE)
456 #define IO_SDRAM_SDPRTY12 DM320_REG(0x09C0)
457 #define IO_SDRAM_RSV DM320_REG(0x09C2)
458 #define IO_SDRAM_SDPRTYON DM320_REG(0x09C4)
459 #define IO_SDRAM_SDDMASEL DM320_REG(0x09C6)
460
461 /* EMIF Controller */
462 #define IO_EMIF_CS0CTRL1 DM320_REG(0x0A00)
463 #define IO_EMIF_CS0CTRL2 DM320_REG(0x0A02)
464 #define IO_EMIF_CS0CTRL3 DM320_REG(0x0A04)
465 #define IO_EMIF_CS1CTRL1A DM320_REG(0x0A06)
466 #define IO_EMIF_CS1CTRL1B DM320_REG(0x0A08)
467 #define IO_EMIF_CS1CTRL2 DM320_REG(0x0A0A)
468 #define IO_EMIF_CS2CTRL1 DM320_REG(0x0A0C)
469 #define IO_EMIF_CS2CTRL2 DM320_REG(0x0A0E)
470 #define IO_EMIF_CS3CTRL1 DM320_REG(0x0A10)
471 #define IO_EMIF_CS3CTRL2 DM320_REG(0x0A12)
472 #define IO_EMIF_CS4CTRL1 DM320_REG(0x0A14)
473 #define IO_EMIF_CS4CTRL2 DM320_REG(0x0A16)
474 #define IO_EMIF_BUSCTRL DM320_REG(0x0A18)
475 #define IO_EMIF_BUSRLS DM320_REG(0x0A1A)
476 #define IO_EMIF_CFCTRL1 DM320_REG(0x0A1C)
477 #define IO_EMIF_CFCTRL2 DM320_REG(0x0A1E)
478 #define IO_EMIF_SMCTRL DM320_REG(0x0A20)
479 #define IO_EMIF_BUSINTEN DM320_REG(0x0A22)
480 #define IO_EMIF_BUSSTS DM320_REG(0x0A24)
481 #define IO_EMIF_BUSWAITMD DM320_REG(0x0A26)
482 #define IO_EMIF_ECC1CP DM320_REG(0x0A28)
483 #define IO_EMIF_ECC1LP DM320_REG(0x0A2A)
484 #define IO_EMIF_ECC2CP DM320_REG(0x0A2C)
485 #define IO_EMIF_ECC2LP DM320_REG(0x0A2E)
486 #define IO_EMIF_ECC3CP DM320_REG(0x0A30)
487 #define IO_EMIF_ECC3LP DM320_REG(0x0A32)
488 #define IO_EMIF_ECC4CP DM320_REG(0x0A34)
489 #define IO_EMIF_ECC4LP DM320_REG(0x0A36)
490 #define IO_EMIF_ECC5CP DM320_REG(0x0A38)
491 #define IO_EMIF_ECC5LP DM320_REG(0x0A3A)
492 #define IO_EMIF_ECC6CP DM320_REG(0x0A3C)
493 #define IO_EMIF_ECC6LP DM320_REG(0x0A3E)
494 #define IO_EMIF_ECC7CP DM320_REG(0x0A40)
495 #define IO_EMIF_ECC7LP DM320_REG(0x0A42)
496 #define IO_EMIF_ECC8CP DM320_REG(0x0A44)
497 #define IO_EMIF_ECC8LP DM320_REG(0x0A46)
498 #define IO_EMIF_ECCCLR DM320_REG(0x0A48)
499 #define IO_EMIF_PAGESZ DM320_REG(0x0A4A)
500 #define IO_EMIF_PRIORCTL DM320_REG(0x0A4C)
501 #define IO_EMIF_MGDSPDEST DM320_REG(0x0A4E)
502 #define IO_EMIF_MGDSPADDH DM320_REG(0x0A50)
503 #define IO_EMIF_MGDSPADDL DM320_REG(0x0A52)
504 #define IO_EMIF_AHBADDH DM320_REG(0x0A54)
505 #define IO_EMIF_AHBADDL DM320_REG(0x0A56)
506 #define IO_EMIF_MTCADDH DM320_REG(0x0A58)
507 #define IO_EMIF_MTCADDL DM320_REG(0x0A5A)
508 #define IO_EMIF_DMASIZE DM320_REG(0x0A5C)
509 #define IO_EMIF_DMAMTCSEL DM320_REG(0x0A5E)
510 #define IO_EMIF_DMACTL DM320_REG(0x0A60)
511
512 /* Preivew Engine */
513 #define IO_PREV_ENG_PVEN DM320_REG(0x0A80)
514 #define IO_PREV_ENG_PVSET1 0x0A82
515 #define IO_PREV_ENG_RADRH 0x0A84
516 #define IO_PREV_ENG_RADRL 0x0A86
517 #define IO_PREV_ENG_WADRH 0x0A88
518 #define IO_PREV_ENG_WADRL 0x0A8A
519 #define IO_PREV_ENG_HSTART 0x0A8C
520 #define IO_PREV_ENG_HSIZE 0x0A8E
521 #define IO_PREV_ENG_VSTART 0x0A90
522 #define IO_PREV_ENG_VSIZE 0x0A92
523 #define IO_PREV_ENG_PVSET2 0x0A94
524 #define IO_PREV_ENG_NFILT 0x0A96
525 #define IO_PREV_ENG_DGAIN 0x0A98
526 #define IO_PREV_ENG_WBGAIN0 0x0A9A
527 #define IO_PREV_ENG_WBGAIN1 0x0A9C
528 #define IO_PREV_ENG_SMTH 0x0A9E
529 #define IO_PREV_ENG_HRSZ 0x0AA0
530 #define IO_PREV_ENG_VRSZ 0x0AA2
531 #define IO_PREV_ENG_BLOFST0 0x0AA4
532 #define IO_PREV_ENG_BLOFST1 0x0AA6
533 #define IO_PREV_ENG_MTXGAIN0 0x0AA8
534 #define IO_PREV_ENG_MTXGAIN1 0x0AAA
535 #define IO_PREV_ENG_MTXGAIN2 0x0AAC
536 #define IO_PREV_ENG_MTXGAIN3 0x0AAE
537 #define IO_PREV_ENG_MTXGAIN4 0x0AB0
538 #define IO_PREV_ENG_MTXGAIN5 0x0AB2
539 #define IO_PREV_ENG_MTXGAIN6 0x0AB4
540 #define IO_PREV_ENG_MTXGAIN7 0x0AB6
541 #define IO_PREV_ENG_MTXGAIN8 0x0AB8
542 #define IO_PREV_ENG_MTXOFST0 0x0ABA
543 #define IO_PREV_ENG_MTXOFST1 0x0ABC
544 #define IO_PREV_ENG_MTXOFST2 0x0ABE
545 #define IO_PREV_ENG_GAMTBYP 0x0AC0
546 #define IO_PREV_ENG_CSC0 0x0AC2
547 #define IO_PREV_ENG_CSC1 0x0AC4
548 #define IO_PREV_ENG_CSC2 0x0AC6
549 #define IO_PREV_ENG_CSC3 0x0AC8
550 #define IO_PREV_ENG_CSC4 0x0ACA
551 #define IO_PREV_ENG_YOFST 0x0ACC
552 #define IO_PREV_ENG_COFST 0x0ACE
553 #define IO_PREV_ENG_CNTBRT 0x0AD0
554 #define IO_PREV_ENG_CSUP0 0x0AD2
555 #define IO_PREV_ENG_CSUP1 0x0AD4
556 #define IO_PREV_ENG_SETUPY 0x0AD4
557 #define IO_PREV_ENG_SETUPC 0x0AD8
558 #define IO_PREV_ENG_TABLE_ADDR 0x0ADA
559 #define IO_PREV_ENG_TABLE_DATA 0x0ADC
560 #define IO_PREV_ENG_HG_CTL 0x0ADE
561 #define IO_PREV_ENG_HG_R0_HSTART 0x0AE0
562 #define IO_PREV_ENG_HG_R0_HSIZE 0x0AE2
563 #define IO_PREV_ENG_HG_R0_VSTART 0x0AE4
564 #define IO_PREV_ENG_HR_R0_VSIZE 0x0AE6
565 #define IO_PREV_ENG_HG_R1_HSTART 0x0AE8
566 #define IO_PREV_ENG_HG_R1_HSIZE 0x0AEA
567 #define IO_PREV_ENG_HG_R1_VSTART 0x0AEC
568 #define IO_PREV_ENG_HG_R1_VSIZE 0x0AEE
569 #define IO_PREV_ENG_HG_R2_HSTART 0x0AF0
570 #define IO_PREV_ENG_HG_R2_HSIZE 0x0AF2
571 #define IO_PREV_ENG_HG_R2_VSTART 0x0AF4
572 #define IO_PREV_ENG_HG_R2_VSIZE 0x0AF6
573 #define IO_PREV_ENG_HG_R3_HSTART 0x0AF8
574 #define IO_PREV_ENG_HG_R3_HSIZE 0x0AFA
575 #define IO_PREV_ENG_HG_R3_VSTART 0x0AFC
576 #define IO_PREV_ENG_HG_R3_VSIZE 0x0AFE
577 #define IO_PREV_ENG_HG_ADDR 0x0B00
578 #define IO_PREV_ENG_HG_DATA 0x0B02
579
580 /* H3A Hardware */
581 #define IO_H3A_H3ACTRL 0x0B80
582 #define IO_H3A_AFCTRL 0x0B82
583 #define IO_H3A_AFPAX1 0x0B84
584 #define IO_H3A_AFPAX2 0x0B86
585 #define IO_H3A_AFPAX3 0x0B88
586 #define IO_H3A_AFPAX4 0x0B8A
587 #define IO_H3A_AFIRSH 0x0B8C
588 #define IO_H3A_AFPAX5 0x0B8E
589 #define IO_H3A_AFSDRA1 0x0B90
590 #define IO_H3A_AFSDRA2 0x0B92
591 #define IO_H3A_AFSDRFLG 0x0B94
592 #define IO_H3A_AFCOEFF10 0x0B96
593 #define IO_H3A_AFCOEFF11 0x0B98
594 #define IO_H3A_AFCOEFF12 0x0B9A
595 #define IO_H3A_AFCOEFF13 0x0B9C
596 #define IO_H3A_AFCOEFF14 0x0B9E
597 #define IO_H3A_AFCOEFF15 0x0BA0
598 #define IO_H3A_AFCOEFF16 0x0BA2
599 #define IO_H3A_AFCOEFF17 0x0BA4
600 #define IO_H3A_AFCOEFF18 0x0BA6
601 #define IO_H3A_AFCOEFF19 0x0BA8
602 #define IO_H3A_AFCOEFF110 0x0BAA
603 #define IO_H3A_AFCOEFF20 0x0BAC
604 #define IO_H3A_AFCOEFF21 0x0BAE
605 #define IO_H3A_AFCOEFF22 0x0BB0
606 #define IO_H3A_AFCOEFF23 0x0BB2
607 #define IO_H3A_AFCOEFF24 0x0BB4
608 #define IO_H3A_AFCOEFF25 0x0BB6
609 #define IO_H3A_AFCOEFF26 0x0BB8
610 #define IO_H3A_AFCOEFF27 0x0BBA
611 #define IO_H3A_AFCOEFF28 0x0BBC
612 #define IO_H3A_AFCOEFF29 0x0BBE
613 #define IO_H3A_AFCOEFF210 0x0BC0
614 #define IO_H3A_AEWCTRL 0x0BC2
615 #define IO_H3A_AEWWIN1 0x0BC4
616 #define IO_H3A_AEWWIN2 0x0BC6
617 #define IO_H3A_AEWWIN3 0x0BC8
618 #define IO_H3A_AEWWIN4 0x0BCA
619 #define IO_H3A_AEWWIN5 0x0BCC
620 #define IO_H3A_AEWSDRA1 0x0BCE
621 #define IO_H3A_AEWSDRA2 0x0BD0
622 #define IO_H3A_AEWSDRFLG 0x0BD2
623
624 /* Reserved 0x0C00 - 0x0CCFF */
625
626 /* Memory Stick Controller : */
627 #define IO_MEM_STICK_MODE 0x0C80
628 #define IO_MEM_STICK_CMD 0x0C82
629 #define IO_MEM_STICK_DATA 0x0C84
630 #define IO_MEM_STICK_STATUS 0x0C86
631 #define IO_MEM_STICK_SYS 0x0C88
632 #define IO_MEM_STICK_ENDIAN 0x0C8A
633 #define IO_MEM_STICK_INT_STATUS 0x0C8C
634 #define IO_MEM_STICK_DMA_TRG 0x0C8E
635 #define IO_MEM_STICK_DMA_MODE 0x0C90
636 #define IO_MEM_STICK_SDRAM_ADDL 0x0C92
637 #define IO_MEM_STICK_SDRAM_ADDH 0x0C94
638 #define IO_MEM_STICK_DMA_STATUS 0x0C96
639
640 /* ATM : WBB Need to find these Register values */
641 #define IO_ATM_ 0x0D00
642
643 /* I2C */
644 #define IO_I2C_TXDATA DM320_REG(0x0D80)
645 #define IO_I2C_RXDATA DM320_REG(0x0D82)
646 #define IO_I2C_SCS DM320_REG(0x0D84)
647
648 /* VLYNQ */
649 #define VL_ID DM320_REG(0x30300)
650 #define VL_CTRL DM320_REG(0x30304)
651 #define VL_STAT DM320_REG(0x30308)
652 #define VL_INTPRI DM320_REG(0x3030c)
653 #define VL_INTST DM320_REG(0x30310)
654 #define VL_INTPND DM320_REG(0x30314)
655 #define VL_INTPTR DM320_REG(0x30318)
656 #define VL_TXMAP DM320_REG(0x3031c)
657 #define VL_RXMAPSZ1 DM320_REG(0x30320)
658 #define VL_RXMAPOF1 DM320_REG(0x30324)
659 #define VL_RXMAPSZ2 DM320_REG(0x30328)
660 #define VL_RXMAPOF2 DM320_REG(0x3032c)
661 #define VL_RXMAPSZ3 DM320_REG(0x30330)
662 #define VL_RXMAPOF3 DM320_REG(0x30334)
663 #define VL_RXMAPSZ4 DM320_REG(0x30338)
664 #define VL_RXMAPOF4 DM320_REG(0x3033c)
665 #define VL_CHIPVER DM320_REG(0x30340)
666 #define VL_AUTONEG DM320_REG(0x30344)
667 #define VL_MANNEG DM320_REG(0x30348)
668 #define VL_NEGSTAT DM320_REG(0x3034c)
669 #define VL_ENDIAN DM320_REG(0x3035c)
670 #define VL_INTVEC30 DM320_REG(0x30360)
671 #define VL_INTVEC74 DM320_REG(0x30364)
672 #define VL_ID_R DM320_REG(0x30380)
673 #define VL_CTRL_R DM320_REG(0x30384)
674 #define VL_STAT_R DM320_REG(0x30388)
675 #define VL_INTPRI_R DM320_REG(0x3038c)
676 #define VL_INTST_R DM320_REG(0x30390)
677 #define VL_INTPND_R DM320_REG(0x30394)
678 #define VL_INTPTR_R DM320_REG(0x30398)
679 #define VL_TXMAP_R DM320_REG(0x3039c)
680 #define VL_RXMAPSZ1_R DM320_REG(0x303a0)
681 #define VL_RXMAPOF1_R DM320_REG(0x303a4)
682 #define VL_RXMAPSZ2_R DM320_REG(0x303a8)
683 #define VL_RXMAPOF2_R DM320_REG(0x303ac)
684 #define VL_RXMAPSZ3_R DM320_REG(0x303b0)
685 #define VL_RXMAPOF3_R DM320_REG(0x303b4)
686 #define VL_RXMAPSZ4_R DM320_REG(0x303b8)
687 #define VL_RXMAPOF4_R DM320_REG(0x303bc)
688 #define VL_CHIPVER_R DM320_REG(0x303c0)
689 #define VL_AUTONEG_R DM320_REG(0x303c4)
690 #define VL_MANNEG_R DM320_REG(0x303c8)
691 #define VL_NEGSTAT_R DM320_REG(0x303cc)
692 #define VL_ENDIAN_R DM320_REG(0x303dc)
693 #define VL_INTVEC30_R DM320_REG(0x303e0)
694 #define VL_INTVEC74_R DM320_REG(0x303e4)
695
696 /* Taken from linux/include/asm-arm/arch-itdm320/irqs.h
697 *
698 * Copyright (C) 1999 ARM Limited
699 * Copyright (C) 2004 Ingenient Technologies
700 */
701
702 /*
703 * Interrupt numbers
704 */
705 #define IRQ_TIMER0 0
706 #define IRQ_TIMER1 1
707 #define IRQ_TIMER2 2
708 #define IRQ_TIMER3 3
709 #define IRQ_CCD_VD0 4
710 #define IRQ_CCD_VD1 5
711 #define IRQ_CCD_WEN 6
712 #define IRQ_VENC 7
713 #define IRQ_SERIAL0 8
714 #define IRQ_SERIAL1 9
715 #define IRQ_EXT_HOST 10
716 #define IRQ_DSPHINT 11
717 #define IRQ_UART0 12
718 #define IRQ_UART1 13
719 #define IRQ_USB_DMA 14
720 #define IRQ_USB_CORE 15
721 #define IRQ_VLYNQ 16
722 #define IRQ_MTC0 17
723 #define IRQ_MTC1 18
724 #define IRQ_SD_MMC 19
725 #define IRQ_SDIO_MS 20
726 #define IRQ_GIO0 21
727 #define IRQ_GIO1 22
728 #define IRQ_GIO2 23
729 #define IRQ_GIO3 24
730 #define IRQ_GIO4 25
731 #define IRQ_GIO5 26
732 #define IRQ_GIO6 27
733 #define IRQ_GIO7 28
734 #define IRQ_GIO8 29
735 #define IRQ_GIO9 30
736 #define IRQ_GIO10 31
737 #define IRQ_GIO11 32
738 #define IRQ_GIO12 33
739 #define IRQ_GIO13 34
740 #define IRQ_GIO14 35
741 #define IRQ_GIO15 36
742 #define IRQ_PREVIEW0 37
743 #define IRQ_PREVIEW1 38
744 #define IRQ_WATCHDOG 39
745 #define IRQ_I2C 40
746 #define IRQ_CLKC 41
747
748 /* Embedded Debugging Interrupts */
749 #define IRQ_ICE 42
750 #define IRQ_ARMCOM_RX 43
751 #define IRQ_ARMCOM_TX 44
752
753 #define IRQ_RESERVED 45
754
755 #define NR_IRQS 46
756
757 /* Taken from linux/include/asm-arm/arch-integrator/timex.h
758 *
759 * Copyright (C) 1999 ARM Limited
760 */
761
762 #define CONFIG_TIMER0_TMMD_STOP 0x0000
763 #define CONFIG_TIMER0_TMMD_ONE_SHOT 0x0001
764 #define CONFIG_TIMER0_TMMD_FREE_RUN 0x0002
765
766 #define CONFIG_TIMER1_TMMD_STOP 0x0000
767 #define CONFIG_TIMER1_TMMD_ONE_SHOT 0x0001
768 #define CONFIG_TIMER1_TMMD_FREE_RUN 0x0002
769
770 #define CONFIG_TIMER2_TMMD_STOP 0x0000
771 #define CONFIG_TIMER2_TMMD_ONE_SHOT 0x0001
772 #define CONFIG_TIMER2_TMMD_FREE_RUN 0x0002
773 #define CONFIG_TIMER2_TMMD_CCD_SHUTTER 0x0100
774 #define CONFIG_TIMER2_TMMD_CCD_STROBE 0x0200
775 #define CONFIG_TIMER2_TMMD_POLARITY 0x0400
776 #define CONFIG_TIMER2_TMMD_TRG_SELECT 0x0800
777 #define CONFIG_TIMER2_TMMD_TRG_READY 0x1000
778 #define CONFIG_TIMER2_TMMD_SIGNAL 0x2000
779
780 #define CONFIG_TIMER3_TMMD_STOP 0x0000
781 #define CONFIG_TIMER3_TMMD_ONE_SHOT 0x0001
782 #define CONFIG_TIMER3_TMMD_FREE_RUN 0x0002
783 #define CONFIG_TIMER3_TMMD_CCD_SHUTTER 0x0100
784 #define CONFIG_TIMER3_TMMD_CCD_STROBE 0x0200
785 #define CONFIG_TIMER3_TMMD_POLARITY 0x0400
786 #define CONFIG_TIMER3_TMMD_TRG_SELECT 0x0800
787 #define CONFIG_TIMER3_TMMD_TRG_READY 0x1000
788 #define CONFIG_TIMER3_TMMD_SIGNAL 0x2000
789
790 /*
791 * IO_MODx bits
792 */
793 #define CLK_MOD0_HPIB (1 << 11)
794 #define CLK_MOD0_DSP (1 << 10)
795 #define CLK_MOD0_EXTHOST (1 << 9)
796 #define CLK_MOD0_SDRAMC (1 << 8)
797 #define CLK_MOD0_EMIF (1 << 7)
798 #define CLK_MOD0_INTC (1 << 6)
799 #define CLK_MOD0_AIM (1 << 5)
800 #define CLK_MOD0_E2ICE (1 << 4)
801 #define CLK_MOD0_ETM (1 << 3)
802 #define CLK_MOD0_AHB (1 << 2)
803 #define CLK_MOD0_BUSC (1 << 1)
804 #define CLK_MOD0_ARM (1 << 0)
805
806 #define CLK_MOD1_CPBUS (1 << 11)
807 #define CLK_MOD1_SEQ (1 << 10)
808 #define CLK_MOD1_DCT (1 << 9)
809 #define CLK_MOD1_IMGBUF (1 << 8)
810 #define CLK_MOD1_IMX (1 << 7)
811 #define CLK_MOD1_VLCD (1 << 6)
812 #define CLK_MOD1_DAC (1 << 5)
813 #define CLK_MOD1_VENC (1 << 4)
814 #define CLK_MOD1_OSD (1 << 3)
815 #define CLK_MOD1_PRV (1 << 2)
816 #define CLK_MOD1_H3A (1 << 1)
817 #define CLK_MOD1_CCDC (1 << 0)
818
819 #define CLK_MOD2_TEST (1 << 15)
820 #define CLK_MOD2_MS (1 << 14)
821 #define CLK_MOD2_VLYNQ (1 << 13)
822 #define CLK_MOD2_I2C (1 << 12)
823 #define CLK_MOD2_MMC (1 << 11)
824 #define CLK_MOD2_SIF1 (1 << 10)
825 #define CLK_MOD2_SIF0 (1 << 9)
826 #define CLK_MOD2_UART1 (1 << 8)
827 #define CLK_MOD2_UART0 (1 << 7)
828 #define CLK_MOD2_USB (1 << 6)
829 #define CLK_MOD2_GIO (1 << 5)
830 #define CLK_MOD2_CCDTMR1 (1 << 4)
831 #define CLK_MOD2_CCDTMR0 (1 << 3)
832 #define CLK_MOD2_TMR1 (1 << 2)
833 #define CLK_MOD2_TMR0 (1 << 1)
834 #define CLK_MOD2_WDT (1 << 0)
835
836 /*
837 * IO_EINTx bits
838 */
839 #define INTR_EINT0_USB1 (1 << 15)
840 #define INTR_EINT0_USB0 (1 << 14)
841 #define INTR_EINT0_UART1 (1 << 13)
842 #define INTR_EINT0_UART0 (1 << 12)
843 #define INTR_EINT0_IMGBUF (1 << 11)
844 #define INTR_EINT0_EXTHOST (1 << 10)
845 #define INTR_EINT0_SP1 (1 << 9)
846 #define INTR_EINT0_SP0 (1 << 8)
847 #define INTR_EINT0_VENC (1 << 7)
848 #define INTR_EINT0_CCDWEN (1 << 6)
849 #define INTR_EINT0_CCDVD1 (1 << 5)
850 #define INTR_EINT0_CCDVD0 (1 << 4)
851 #define INTR_EINT0_TMR3 (1 << 3)
852 #define INTR_EINT0_TMR2 (1 << 2)
853 #define INTR_EINT0_TMR1 (1 << 1)
854 #define INTR_EINT0_TMR0 (1 << 0)
855
856 #define INTR_EINT1_EXT10 (1 << 15)
857 #define INTR_EINT1_EXT9 (1 << 14)
858 #define INTR_EINT1_EXT8 (1 << 13)
859 #define INTR_EINT1_EXT7 (1 << 12)
860 #define INTR_EINT1_EXT6 (1 << 11)
861 #define INTR_EINT1_EXT5 (1 << 10)
862 #define INTR_EINT1_EXT4 (1 << 9)
863 #define INTR_EINT1_EXT3 (1 << 8)
864 #define INTR_EINT1_EXT2 (1 << 7)
865 #define INTR_EINT1_EXT1 (1 << 6)
866 #define INTR_EINT1_EXT0 (1 << 5)
867 #define INTR_EINT1_MMCSDMS1 (1 << 4)
868 #define INTR_EINT1_MMCSDMS0 (1 << 3)
869 #define INTR_EINT1_MTC1 (1 << 2)
870 #define INTR_EINT1_MTC0 (1 << 1)
871 #define INTR_EINT1_VLYNQ (1 << 0)
872
873 #define INTR_EINT2_RSVINT (1 << 13)
874 #define INTR_EINT2_ARMCOMTX (1 << 12)
875 #define INTR_EINT2_ARMCOMRX (1 << 11)
876 #define INTR_EINT2_E2ICE (1 << 10)
877 #define INTR_EINT2_INTRC (1 << 9)
878 #define INTR_EINT2_I2C (1 << 8)
879 #define INTR_EINT2_WDT (1 << 7)
880 #define INTR_EINT2_PREV1 (1 << 6)
881 #define INTR_EINT2_PREV0 (1 << 5)
882 #define INTR_EINT2_EXT15 (1 << 4)
883 #define INTR_EINT2_EXT14 (1 << 3)
884 #define INTR_EINT2_EXT13 (1 << 2)
885 #define INTR_EINT2_EXT12 (1 << 1)
886 #define INTR_EINT2_EXT11 (1 << 0)
887
888 /*
889 * IO_IRQx bits
890 */
891 #define INTR_IRQ0_TMR0 INTR_EINT0_TMR0
892 #define INTR_IRQ0_TMR1 INTR_EINT0_TMR1
893 #define INTR_IRQ0_TMR2 INTR_EINT0_TMR2
894 #define INTR_IRQ0_TMR3 INTR_EINT0_TMR3
895 #define INTR_IRQ0_UART1 INTR_EINT0_UART1
896 #define INTR_IRQ0_CCDVD1 INTR_EINT0_CCDVD1
897 #define INTR_IRQ0_IMGBUF INTR_EINT0_IMGBUF
898
899 #define INTR_IRQ1_EXT0 INTR_EINT1_EXT0
900 #define INTR_IRQ1_EXT2 INTR_EINT1_EXT2
901 #define INTR_IRQ1_EXT7 INTR_EINT1_EXT7
902
903 #endif
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