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[anjuta-git-plugin.git] / data / properties / verilog.properties
blob6477620a1d481724bf78c0b88b41c3ef61bae9d3
1 # Define SciTE settings for Verilog files.
3 # Verilog files
4 file.patterns.verilog=*.v;*.vh
5 filter.verilog=Verilog (verilog)|$(file.patterns.verilog)|
7 lexer.$(file.patterns.verilog)=verilog
9 word.chars.verilog=$(chars.alpha)$(chars.numeric)_`$#
10 word.characters.$(file.patterns.verilog)=$(word.chars.verilog)
12 calltip.verilog.word.characters=$(chars.alpha)$(chars.numeric)_$
14 comment.block.verilog=//~
15 #comment.block.at.line.start.verilog=1
16 comment.stream.start.verilog=/*
17 comment.stream.end.verilog=*/
18 comment.box.start.verilog=/*
19 comment.box.middle.verilog= *
20 comment.box.end.verilog= */
22 fold.comment=1
23 fold.preprocessor=1
24 fold.at.else=1
25 fold.verilog.flags=0
27 #statement.lookback.$(file.patterns.verilog)=20
28 #block.start.$(file.patterns.verilog)=5 begin 
29 #block.end.$(file.patterns.verilog)=5 end 
30 #statement.indent.$(file.patterns.verilog)=5 always case casex casez else for if while \
31 #module function task
32 #statement.end.$(file.patterns.verilog)=10 ;
34 indent.maintain.$(file.patterns.verilog)=1;
36 preprocessor.symbol.$(file.patterns.verilog)=`
37 preprocessor.start.$(file.patterns.verilog)=ifdef
38 preprocessor.middle.$(file.patterns.verilog)=else
39 preprocessor.end.$(file.patterns.verilog)=endif
41 keywordclass.verilog=always and assign begin \
42 xbuf buf bufif0 bufif1 case casex casez cmos \
43 default defparam else end endcase \
44 endfunction endmodule endprimitive endspecify \
45 endtable endtask event for force forever \
46 fork function if initial inout input \
47 integer join macromodule makefile module \
48 nand negedge nmos nor not notif0 notif1 \
49 or output parameter pmos posedge primitive \
50 pulldown pullup rcmos real realtime reg \
51 repeat rnmos rpmos rtran rtranif0 rtranif1 \
52 signed specify specparam supply supply0 supply1 table \
53 task time tran tranif0 tranif1 tri tri0 \
54 tri1 triand trior trireg vectored wait \
55 wand while wire wor xnor xor
57 keywords.$(file.patterns.verilog)=$(keywordclass.verilog)
59 keywords3.$(file.patterns.verilog)=$readmemb $readmemh $sreadmemb $sreadmemh $display $write $strobe $monitor $fdisplay $fwrite $fstrobe \
60 $fmonitor $fopen $fclose $time $stime $realtime $scale $printtimescale $timeformat $stop $finish $save \
61 $incsave $restart $input $log $nolog $key $nokey $scope $showscopes $showscopes $showvars $showvars \
62 $countdrivers $list $monitoron $monitoroff $dumpon $dumpoff $dumpfile $dumplimit $dumpflush $dumpvars \
63 $dumpall $reset $reset $reset $reset $reset $random $getpattern $rtoi $itor $realtobits $bitstoreal \
64 $setup $hold $setuphold $period $width $skew $recovery
65 # Verilog styles
67 # Default
68 style.verilog.32=$(font.base)
69 # White space
70 style.verilog.0=fore:#808080
71 # Comment
72 style.verilog.1=$(colour.code.comment.box),$(font.code.comment.box)
73 # Line Comment
74 style.verilog.2=$(colour.code.comment.line),$(font.code.comment.line)
75 # Bang comment
76 style.verilog.3=fore:#3F7F3F,$(font.code.comment.line),back:#E0F0FF,eolfilled
77 # Number
78 style.verilog.4=$(colour.number)
79 # Keyword
80 style.verilog.5=$(colour.keyword),bold
81 # Double quoted string
82 style.verilog.6=$(colour.string),$(font.string.literal)
83 # Keyword2
84 style.verilog.7=fore:#007F7F
85 # System tasks
86 style.verilog.8=fore:#804020
87 # Preprocessor
88 style.verilog.9=$(colour.preproc)
89 # Operators
90 #style.verilog.10=$(colour.operator),bold
91 style.verilog.10=fore:#007070,bold
92 # Identifiers
93 style.verilog.11=
94 # End of line where string is not closed
95 style.verilog.12=fore:#000000,$(font.string.literal),back:#E0C0E0,eolfilled
96 # User defined identifiers and tasks
97 style.verilog.19=fore:#804020,$(font.code.comment.doc)
98 # Braces are only matched in operator style
99 braces.verilog.style=10