CORE: more debugging spew from stage IF
[yari.git] / doc / TESTPLAN
bloba8090610c8f48bd51e46ba54adcf6c828dcfb2bf
1 -*- indented-text -*-
3 Self-checking test apps
4   Directed tests (spectrum of manual and generated tests)
6 Cosimulation
7   Real applications
8   Random code
11 ---
13 1. For self-checking tests needs a protocol to report results that
14    works equally well for ISA simulation, RTL simulation, and FPGA
15    execution.
17 2. Cosimulation is between ISA and RTL simulation. What is compared?
18    pc, updated registers? A more general framework would run N
19    instructions and compare state.
21 Focus initially on minimal effort, highest return approaches => auto
22 generated directed self-tests?