README

   1               YARI -- Yet Another RISC Implementation
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   3 Last update: 2008-01-25
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   5 INTRODUCTION
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   7 YARI is an high performance soft core RISC implementation, binary
   8 compatible with a subset of MIPS R3000.
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  10 This README will be out of date at the time you read this, but the
  11 implementation currently comprises:
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  13 - A reference simulator which closely matches the RTL implementation
  14   (in fact they co-simulate).
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  16 - A few regression and tests programs
  17 - An RTL (Verilog) implementation
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  19   Core features:
  20   + an eight stage pipeline.
  21   + a 4-way associative write-through instruction cache (default 8 KiB)
  22   + a 4-way associative write-through data cache (default 16 KiB)
  23   + a store buffer
  24   + all of the integer user-level instructions supported
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  26   Peripherals (depending on the target)
  27   + SRAM interface (32-bit and 16-bit)
  28   + Serial in/out
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  30   Simulation
  31   + Enough support to fully simulate the RTL with Icarus Verilog.
  32   + Co-simulation against the reference simulator supported
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  34   Synthesis
  35   + Multiple target platforms supported (currently only Altera based)
  36   + Runs (last it ran) happily at 50+ MHz.
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  38 - A boot loader pre-loaded into the I$ - will load programs over the
  39   serial port.
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  41 - Assorted tools to turn the elf binaries into ROM and RAM images.
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  45 GETTING STARTED
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  47 There are a few prerequisites for full YARI enjoyment:
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  49 - For building any test programs: Cross compilation tool much be built
  50   (mips-elf-gcc, etc).  The script xtools/BUILD is what I used to
  51   build them
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  53 - For simulation: Icarus Verilog.  Great stuff.  Get the most recent
  54   version from http://www.icarus.com/eda/verilog
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  56 - For synthesis: currently I've only tested with Quartus 7.2sp1.  Get it
  57   for free from http://www.altera.com (alas, only works with Windows,
  58   whereas everything else here expects Linux).
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  60 With the Icarus Verilog installed you should be able to simply run
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  62   make rtlsim
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  64 and see the trace of instructions as the Verilog implementation makes
  65 it through a small self-checking regression test.
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  67 For more interesting workloads, try
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  69   make -C testcases VERB= PROG=buzzard isasim
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  71 or try co-simulation
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  73   make -C testcases VERB= PROG=fib cosim
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  75
  76 Tommy