Setup main.plt to show what cmptest is doing.
commit8694cf3d395bf5031628f16ec0dedf9d4699de0d
authorJeff Connelly <shellreef+git@gmail.com>
Wed, 7 May 2008 06:40:12 +0000 (6 23:40 -0700)
committerJeff Connelly <shellreef+git@gmail.com>
Wed, 7 May 2008 06:44:25 +0000 (6 23:44 -0700)
tree0161e2e152e989ea4e0059c80501bab6aee05988
parentbf25b07d8453c5c426b8d4054fc349b41333a4ce
Setup main.plt to show what cmptest is doing.

Does not function as expected. logicCpu.py simulation of cmptest with
user input thread disabled, and IN hardwired to 8 (10i):

-1:  cmp   1, -1
 0:  lwi  -3
  1:  cmp  -1,  1
{'A': -3, 'PC': 1, 'S': 1, 'OUT': 0, 'IN': 8}
{'A': -3, 'PC': -1, 'S': 1, 'OUT': 0, 'IN': 8}
{'A': -3, 'PC': 0, 'S': -1, 'OUT': 0, 'IN': 8}
{'A': -3, 'PC': 1, 'S': -1, 'OUT': 0, 'IN': 8}
{'A': -3, 'PC': -1, 'S': 1, 'OUT': 0, 'IN': 8}
{'A': -3, 'PC': 0, 'S': -1, 'OUT': 0, 'IN': 8}
{'A': -3, 'PC': 1, 'S': -1, 'OUT': 0, 'IN': 8}

Hardware results:
PC=0: A0=0, A1=i, A2=0, S=i
PC=1: A0=0, A1=0, A2=0, S=0
PC=i: A0=0, A1=0, A2=0, S=i

Somehow the A register is being latched with 0, when it really
should only store 3 (0i0, as it does at PC=0).

Status register is expected to go to 1, 1, i. Shouldn't hit 0
like it does, or stay at i like it does.
circuits/main.plt