release/src-rt-6.x.4708/linux/linux-2.6.36/arch/arm/mach-at91/pm_slowclock.S

   1 /*
   2  * arch/arm/mach-at91/pm_slow_clock.S
   3  *
   4  *  Copyright (C) 2006 Savin Zlobec
   5  *
   6  * AT91SAM9 support:
   7  *  Copyright (C) 2007 Anti Sullin <anti.sullin@artecdesign.ee
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  *
  13  */
  14
  15 #include <linux/linkage.h>
  16 #include <mach/hardware.h>
  17 #include <mach/at91_pmc.h>
  18
  19 #if defined(CONFIG_ARCH_AT91RM9200)
  20 #include <mach/at91rm9200_mc.h>
  21 #elif defined(CONFIG_ARCH_AT91CAP9)
  22 #include <mach/at91cap9_ddrsdr.h>
  23 #elif defined(CONFIG_ARCH_AT91SAM9G45)
  24 #include <mach/at91sam9_ddrsdr.h>
  25 #else
  26 #include <mach/at91sam9_sdramc.h>
  27 #endif
  28
  29
  30 #ifdef CONFIG_ARCH_AT91SAM9263
  31 #warning Assuming EB1 SDRAM controller is *NOT* used
  32 #endif
  33
  34 /*
  35  * When SLOWDOWN_MASTER_CLOCK is defined we will also slow down the Master
  36  * clock during suspend by adjusting its prescalar and divisor.
  37  * NOTE: This hasn't been shown to be stable on SAM9s; and on the RM9200 there
  38  *       are errata regarding adjusting the prescalar and divisor.
  39  */
  40 #undef SLOWDOWN_MASTER_CLOCK
  41
  42 #define MCKRDY_TIMEOUT          1000
  43 #define MOSCRDY_TIMEOUT         1000
  44 #define PLLALOCK_TIMEOUT        1000
  45 #define PLLBLOCK_TIMEOUT        1000
  46
  47
  48 /*
  49  * Wait until master clock is ready (after switching master clock source)
  50  */
  51         .macro wait_mckrdy
  52         mov     r4, #MCKRDY_TIMEOUT
  53 1:      sub     r4, r4, #1
  54         cmp     r4, #0
  55         beq     2f
  56         ldr     r3, [r1, #(AT91_PMC_SR - AT91_PMC)]
  57         tst     r3, #AT91_PMC_MCKRDY
  58         beq     1b
  59 2:
  60         .endm
  61
  62 /*
  63  * Wait until master oscillator has stabilized.
  64  */
  65         .macro wait_moscrdy
  66         mov     r4, #MOSCRDY_TIMEOUT
  67 1:      sub     r4, r4, #1
  68         cmp     r4, #0
  69         beq     2f
  70         ldr     r3, [r1, #(AT91_PMC_SR - AT91_PMC)]
  71         tst     r3, #AT91_PMC_MOSCS
  72         beq     1b
  73 2:
  74         .endm
  75
  76 /*
  77  * Wait until PLLA has locked.
  78  */
  79         .macro wait_pllalock
  80         mov     r4, #PLLALOCK_TIMEOUT
  81 1:      sub     r4, r4, #1
  82         cmp     r4, #0
  83         beq     2f
  84         ldr     r3, [r1, #(AT91_PMC_SR - AT91_PMC)]
  85         tst     r3, #AT91_PMC_LOCKA
  86         beq     1b
  87 2:
  88         .endm
  89
  90 /*
  91  * Wait until PLLB has locked.
  92  */
  93         .macro wait_pllblock
  94         mov     r4, #PLLBLOCK_TIMEOUT
  95 1:      sub     r4, r4, #1
  96         cmp     r4, #0
  97         beq     2f
  98         ldr     r3, [r1, #(AT91_PMC_SR - AT91_PMC)]
  99         tst     r3, #AT91_PMC_LOCKB
 100         beq     1b
 101 2:
 102         .endm
 103
 104         .text
 105
 106 ENTRY(at91_slow_clock)
 107         /* Save registers on stack */
 108         stmfd   sp!, {r0 - r12, lr}
 109
 110         /*
 111          * Register usage:
 112          *  R1 = Base address of AT91_PMC
 113          *  R2 = Base address of RAM Controller (SDRAM, DDRSDR, or AT91_SYS)
 114          *  R3 = temporary register
 115          *  R4 = temporary register
 116          *  R5 = Base address of second RAM Controller or 0 if not present
 117          */
 118         ldr     r1, .at91_va_base_pmc
 119         ldr     r2, .at91_va_base_sdramc
 120         ldr     r5, .at91_va_base_ramc1
 121
 122         /* Drain write buffer */
 123         mcr     p15, 0, r0, c7, c10, 4
 124
 125 #ifdef CONFIG_ARCH_AT91RM9200
 126         /* Put SDRAM in self-refresh mode */
 127         mov     r3, #1
 128         str     r3, [r2, #AT91_SDRAMC_SRR]
 129 #elif defined(CONFIG_ARCH_AT91CAP9) \
 130         || defined(CONFIG_ARCH_AT91SAM9G45)
 131
 132         /* prepare for DDRAM self-refresh mode */
 133         ldr     r3, [r2, #AT91_DDRSDRC_LPR]
 134         str     r3, .saved_sam9_lpr
 135         bic     r3, #AT91_DDRSDRC_LPCB
 136         orr     r3, #AT91_DDRSDRC_LPCB_SELF_REFRESH
 137
 138         /* figure out if we use the second ram controller */
 139         cmp     r5, #0
 140         ldrne   r4, [r5, #AT91_DDRSDRC_LPR]
 141         strne   r4, .saved_sam9_lpr1
 142         bicne   r4, #AT91_DDRSDRC_LPCB
 143         orrne   r4, #AT91_DDRSDRC_LPCB_SELF_REFRESH
 144
 145         /* Enable DDRAM self-refresh mode */
 146         str     r3, [r2, #AT91_DDRSDRC_LPR]
 147         strne   r4, [r5, #AT91_DDRSDRC_LPR]
 148 #else
 149         /* Enable SDRAM self-refresh mode */
 150         ldr     r3, [r2, #AT91_SDRAMC_LPR]
 151         str     r3, .saved_sam9_lpr
 152
 153         bic     r3, #AT91_SDRAMC_LPCB
 154         orr     r3, #AT91_SDRAMC_LPCB_SELF_REFRESH
 155         str     r3, [r2, #AT91_SDRAMC_LPR]
 156 #endif
 157
 158         /* Save Master clock setting */
 159         ldr     r3, [r1, #(AT91_PMC_MCKR - AT91_PMC)]
 160         str     r3, .saved_mckr
 161
 162         /*
 163          * Set the Master clock source to slow clock
 164          */
 165         bic     r3, r3, #AT91_PMC_CSS
 166         str     r3, [r1, #(AT91_PMC_MCKR - AT91_PMC)]
 167
 168         wait_mckrdy
 169
 170 #ifdef SLOWDOWN_MASTER_CLOCK
 171         /*
 172          * Set the Master Clock PRES and MDIV fields.
 173          *
 174          * See AT91RM9200 errata #27 and #28 for details.
 175          */
 176         mov     r3, #0
 177         str     r3, [r1, #(AT91_PMC_MCKR - AT91_PMC)]
 178
 179         wait_mckrdy
 180 #endif
 181
 182         /* Save PLLA setting and disable it */
 183         ldr     r3, [r1, #(AT91_CKGR_PLLAR - AT91_PMC)]
 184         str     r3, .saved_pllar
 185
 186         mov     r3, #AT91_PMC_PLLCOUNT
 187         orr     r3, r3, #(1 << 29)              /* bit 29 always set */
 188         str     r3, [r1, #(AT91_CKGR_PLLAR - AT91_PMC)]
 189
 190         /* Save PLLB setting and disable it */
 191         ldr     r3, [r1, #(AT91_CKGR_PLLBR - AT91_PMC)]
 192         str     r3, .saved_pllbr
 193
 194         mov     r3, #AT91_PMC_PLLCOUNT
 195         str     r3, [r1, #(AT91_CKGR_PLLBR - AT91_PMC)]
 196
 197         /* Turn off the main oscillator */
 198         ldr     r3, [r1, #(AT91_CKGR_MOR - AT91_PMC)]
 199         bic     r3, r3, #AT91_PMC_MOSCEN
 200         str     r3, [r1, #(AT91_CKGR_MOR - AT91_PMC)]
 201
 202         /* Wait for interrupt */
 203         mcr     p15, 0, r0, c7, c0, 4
 204
 205         /* Turn on the main oscillator */
 206         ldr     r3, [r1, #(AT91_CKGR_MOR - AT91_PMC)]
 207         orr     r3, r3, #AT91_PMC_MOSCEN
 208         str     r3, [r1, #(AT91_CKGR_MOR - AT91_PMC)]
 209
 210         wait_moscrdy
 211
 212         /* Restore PLLB setting */
 213         ldr     r3, .saved_pllbr
 214         str     r3, [r1, #(AT91_CKGR_PLLBR - AT91_PMC)]
 215
 216         tst     r3, #(AT91_PMC_MUL &  0xff0000)
 217         bne     1f
 218         tst     r3, #(AT91_PMC_MUL & ~0xff0000)
 219         beq     2f
 220 1:
 221         wait_pllblock
 222 2:
 223
 224         /* Restore PLLA setting */
 225         ldr     r3, .saved_pllar
 226         str     r3, [r1, #(AT91_CKGR_PLLAR - AT91_PMC)]
 227
 228         tst     r3, #(AT91_PMC_MUL &  0xff0000)
 229         bne     3f
 230         tst     r3, #(AT91_PMC_MUL & ~0xff0000)
 231         beq     4f
 232 3:
 233         wait_pllalock
 234 4:
 235
 236 #ifdef SLOWDOWN_MASTER_CLOCK
 237         /*
 238          * First set PRES if it was not 0,
 239          * than set CSS and MDIV fields.
 240          *
 241          * See AT91RM9200 errata #27 and #28 for details.
 242          */
 243         ldr     r3, .saved_mckr
 244         tst     r3, #AT91_PMC_PRES
 245         beq     2f
 246         and     r3, r3, #AT91_PMC_PRES
 247         str     r3, [r1, #(AT91_PMC_MCKR - AT91_PMC)]
 248
 249         wait_mckrdy
 250 #endif
 251
 252         /*
 253          * Restore master clock setting
 254          */
 255 2:      ldr     r3, .saved_mckr
 256         str     r3, [r1, #(AT91_PMC_MCKR - AT91_PMC)]
 257
 258         wait_mckrdy
 259
 260 #ifdef CONFIG_ARCH_AT91RM9200
 261         /* Do nothing - self-refresh is automatically disabled. */
 262 #elif defined(CONFIG_ARCH_AT91CAP9) \
 263         || defined(CONFIG_ARCH_AT91SAM9G45)
 264         /* Restore LPR on AT91 with DDRAM */
 265         ldr     r3, .saved_sam9_lpr
 266         str     r3, [r2, #AT91_DDRSDRC_LPR]
 267
 268         /* if we use the second ram controller */
 269         cmp     r5, #0
 270         ldrne   r4, .saved_sam9_lpr1
 271         strne   r4, [r5, #AT91_DDRSDRC_LPR]
 272
 273 #else
 274         /* Restore LPR on AT91 with SDRAM */
 275         ldr     r3, .saved_sam9_lpr
 276         str     r3, [r2, #AT91_SDRAMC_LPR]
 277 #endif
 278
 279         /* Restore registers, and return */
 280         ldmfd   sp!, {r0 - r12, pc}
 281
 282
 283 .saved_mckr:
 284         .word 0
 285
 286 .saved_pllar:
 287         .word 0
 288
 289 .saved_pllbr:
 290         .word 0
 291
 292 .saved_sam9_lpr:
 293         .word 0
 294
 295 .saved_sam9_lpr1:
 296         .word 0
 297
 298 .at91_va_base_pmc:
 299         .word AT91_VA_BASE_SYS + AT91_PMC
 300
 301 #ifdef CONFIG_ARCH_AT91RM9200
 302 .at91_va_base_sdramc:
 303         .word AT91_VA_BASE_SYS
 304 #elif defined(CONFIG_ARCH_AT91CAP9) \
 305         || defined(CONFIG_ARCH_AT91SAM9G45)
 306 .at91_va_base_sdramc:
 307         .word AT91_VA_BASE_SYS + AT91_DDRSDRC0
 308 #else
 309 .at91_va_base_sdramc:
 310         .word AT91_VA_BASE_SYS + AT91_SDRAMC0
 311 #endif
 312
 313 .at91_va_base_ramc1:
 314 #if defined(CONFIG_ARCH_AT91SAM9G45)
 315         .word AT91_VA_BASE_SYS + AT91_DDRSDRC1
 316 #else
 317         .word 0
 318 #endif
 319
 320 ENTRY(at91_slow_clock_sz)
 321         .word .-at91_slow_clock