target/arm/neon-dp.decode

   1 # AArch32 Neon data-processing instruction descriptions
   2 #
   3 #  Copyright (c) 2020 Linaro, Ltd
   4 #
   5 # This library is free software; you can redistribute it and/or
   6 # modify it under the terms of the GNU Lesser General Public
   7 # License as published by the Free Software Foundation; either
   8 # version 2 of the License, or (at your option) any later version.
   9 #
  10 # This library is distributed in the hope that it will be useful,
  11 # but WITHOUT ANY WARRANTY; without even the implied warranty of
  12 # MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  13 # Lesser General Public License for more details.
  14 #
  15 # You should have received a copy of the GNU Lesser General Public
  16 # License along with this library; if not, see <http://www.gnu.org/licenses/>.
  17
  18 #
  19 # This file is processed by scripts/decodetree.py
  20 #
  21 # VFP/Neon register fields; same as vfp.decode
  22 %vm_dp  5:1 0:4
  23 %vn_dp  7:1 16:4
  24 %vd_dp  22:1 12:4
  25
  26 # Encodings for Neon data processing instructions where the T32 encoding
  27 # is a simple transformation of the A32 encoding.
  28 # More specifically, this file covers instructions where the A32 encoding is
  29 #   0b1111_001p_qqqq_qqqq_qqqq_qqqq_qqqq_qqqq
  30 # and the T32 encoding is
  31 #   0b111p_1111_qqqq_qqqq_qqqq_qqqq_qqqq_qqqq
  32 # This file works on the A32 encoding only; calling code for T32 has to
  33 # transform the insn into the A32 version first.
  34
  35 ######################################################################
  36 # 3-reg-same grouping:
  37 # 1111 001 U 0 D sz:2 Vn:4 Vd:4 opc:4 N Q M op Vm:4
  38 ######################################################################
  39
  40 &3same vm vn vd q size
  41
  42 @3same           .... ... . . . size:2 .... .... .... . q:1 . . .... \
  43                  &3same vm=%vm_dp vn=%vn_dp vd=%vd_dp
  44
  45 VQADD_S_3s       1111 001 0 0 . .. .... .... 0000 . . . 1 .... @3same
  46 VQADD_U_3s       1111 001 1 0 . .. .... .... 0000 . . . 1 .... @3same
  47
  48 @3same_logic     .... ... . . . .. .... .... .... . q:1 .. .... \
  49                  &3same vm=%vm_dp vn=%vn_dp vd=%vd_dp size=0
  50
  51 VAND_3s          1111 001 0 0 . 00 .... .... 0001 ... 1 .... @3same_logic
  52 VBIC_3s          1111 001 0 0 . 01 .... .... 0001 ... 1 .... @3same_logic
  53 VORR_3s          1111 001 0 0 . 10 .... .... 0001 ... 1 .... @3same_logic
  54 VORN_3s          1111 001 0 0 . 11 .... .... 0001 ... 1 .... @3same_logic
  55 VEOR_3s          1111 001 1 0 . 00 .... .... 0001 ... 1 .... @3same_logic
  56 VBSL_3s          1111 001 1 0 . 01 .... .... 0001 ... 1 .... @3same_logic
  57 VBIT_3s          1111 001 1 0 . 10 .... .... 0001 ... 1 .... @3same_logic
  58 VBIF_3s          1111 001 1 0 . 11 .... .... 0001 ... 1 .... @3same_logic
  59
  60 VQSUB_S_3s       1111 001 0 0 . .. .... .... 0010 . . . 1 .... @3same
  61 VQSUB_U_3s       1111 001 1 0 . .. .... .... 0010 . . . 1 .... @3same
  62
  63 VCGT_S_3s        1111 001 0 0 . .. .... .... 0011 . . . 0 .... @3same
  64 VCGT_U_3s        1111 001 1 0 . .. .... .... 0011 . . . 0 .... @3same
  65 VCGE_S_3s        1111 001 0 0 . .. .... .... 0011 . . . 1 .... @3same
  66 VCGE_U_3s        1111 001 1 0 . .. .... .... 0011 . . . 1 .... @3same
  67
  68 # The _rev suffix indicates that Vn and Vm are reversed. This is
  69 # the case for shifts. In the Arm ARM these insns are documented
  70 # with the Vm and Vn fields in their usual places, but in the
  71 # assembly the operands are listed "backwards", ie in the order
  72 # Dd, Dm, Dn where other insns use Dd, Dn, Dm. For QEMU we choose
  73 # to consider Vm and Vn as being in different fields in the insn,
  74 # which allows us to avoid special-casing shifts in the trans_
  75 # function code. We would otherwise need to manually swap the operands
  76 # over to call Neon helper functions that are shared with AArch64,
  77 # which does not have this odd reversed-operand situation.
  78 @3same_rev       .... ... . . . size:2 .... .... .... . q:1 . . .... \
  79                  &3same vn=%vm_dp vm=%vn_dp vd=%vd_dp
  80
  81 VSHL_S_3s        1111 001 0 0 . .. .... .... 0100 . . . 0 .... @3same_rev
  82 VSHL_U_3s        1111 001 1 0 . .. .... .... 0100 . . . 0 .... @3same_rev
  83
  84 VMAX_S_3s        1111 001 0 0 . .. .... .... 0110 . . . 0 .... @3same
  85 VMAX_U_3s        1111 001 1 0 . .. .... .... 0110 . . . 0 .... @3same
  86 VMIN_S_3s        1111 001 0 0 . .. .... .... 0110 . . . 1 .... @3same
  87 VMIN_U_3s        1111 001 1 0 . .. .... .... 0110 . . . 1 .... @3same
  88
  89 VADD_3s          1111 001 0 0 . .. .... .... 1000 . . . 0 .... @3same
  90 VSUB_3s          1111 001 1 0 . .. .... .... 1000 . . . 0 .... @3same
  91
  92 VTST_3s          1111 001 0 0 . .. .... .... 1000 . . . 1 .... @3same
  93 VCEQ_3s          1111 001 1 0 . .. .... .... 1000 . . . 1 .... @3same
  94
  95 VMLA_3s          1111 001 0 0 . .. .... .... 1001 . . . 0 .... @3same
  96 VMLS_3s          1111 001 1 0 . .. .... .... 1001 . . . 0 .... @3same
  97
  98 VMUL_3s          1111 001 0 0 . .. .... .... 1001 . . . 1 .... @3same
  99 VMUL_p_3s        1111 001 1 0 . .. .... .... 1001 . . . 1 .... @3same