target/riscv: Consolidate RV32/64 32-bit instructions
[qemu/ar7.git] / target / riscv / insn16-32.decode
blob0819b17028efd04444b85472606c999cd82ecd18
2 # RISC-V translation routines for the RVXI Base Integer Instruction Set.
4 # Copyright (c) 2018 Peer Adelt, peer.adelt@hni.uni-paderborn.de
5 #                    Bastian Koppelmann, kbastian@mail.uni-paderborn.de
7 # This program is free software; you can redistribute it and/or modify it
8 # under the terms and conditions of the GNU General Public License,
9 # version 2 or later, as published by the Free Software Foundation.
11 # This program is distributed in the hope it will be useful, but WITHOUT
12 # ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
13 # FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
14 # more details.
16 # You should have received a copy of the GNU General Public License along with
17 # this program.  If not, see <http://www.gnu.org/licenses/>.
19 # *** RV32C Standard Extension (Quadrant 0) ***
20 flw               011  ... ... .. ... 00 @cl_w
21 fsw               111  ... ... .. ... 00 @cs_w
23 # *** RV32C Standard Extension (Quadrant 1) ***
24 jal               001     ........... 01 @cj    rd=1  # C.JAL
26 # *** RV32C Standard Extension (Quadrant 2) ***
27 flw               011 .  .....  ..... 10 @c_lwsp
28 fsw               111 .  .....  ..... 10 @c_swsp