target/arm/sve.decode

   1 # AArch64 SVE instruction descriptions
   2 #
   3 #  Copyright (c) 2017 Linaro, Ltd
   4 #
   5 # This library is free software; you can redistribute it and/or
   6 # modify it under the terms of the GNU Lesser General Public
   7 # License as published by the Free Software Foundation; either
   8 # version 2 of the License, or (at your option) any later version.
   9 #
  10 # This library is distributed in the hope that it will be useful,
  11 # but WITHOUT ANY WARRANTY; without even the implied warranty of
  12 # MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  13 # Lesser General Public License for more details.
  14 #
  15 # You should have received a copy of the GNU Lesser General Public
  16 # License along with this library; if not, see <http://www.gnu.org/licenses/>.
  17
  18 #
  19 # This file is processed by scripts/decodetree.py
  20 #
  21
  22 ###########################################################################
  23 # Named fields.  These are primarily for disjoint fields.
  24
  25 %imm4_16_p1     16:4 !function=plus1
  26 %imm6_22_5      22:1 5:5
  27 %imm7_22_16     22:2 16:5
  28 %imm8_16_10     16:5 10:3
  29 %imm9_16_10     16:s6 10:3
  30
  31 # A combination of tsz:imm3 -- extract esize.
  32 %tszimm_esz     22:2 5:5 !function=tszimm_esz
  33 # A combination of tsz:imm3 -- extract (2 * esize) - (tsz:imm3)
  34 %tszimm_shr     22:2 5:5 !function=tszimm_shr
  35 # A combination of tsz:imm3 -- extract (tsz:imm3) - esize
  36 %tszimm_shl     22:2 5:5 !function=tszimm_shl
  37
  38 # Similarly for the tszh/tszl pair at 22/16 for zzi
  39 %tszimm16_esz   22:2 16:5 !function=tszimm_esz
  40 %tszimm16_shr   22:2 16:5 !function=tszimm_shr
  41 %tszimm16_shl   22:2 16:5 !function=tszimm_shl
  42
  43 # Signed 8-bit immediate, optionally shifted left by 8.
  44 %sh8_i8s        5:9 !function=expand_imm_sh8s
  45
  46 # Either a copy of rd (at bit 0), or a different source
  47 # as propagated via the MOVPRFX instruction.
  48 %reg_movprfx    0:5
  49
  50 ###########################################################################
  51 # Named attribute sets.  These are used to make nice(er) names
  52 # when creating helpers common to those for the individual
  53 # instruction patterns.
  54
  55 &rr_esz         rd rn esz
  56 &rri            rd rn imm
  57 &rr_dbm         rd rn dbm
  58 &rrri           rd rn rm imm
  59 &rri_esz        rd rn imm esz
  60 &rrr_esz        rd rn rm esz
  61 &rpr_esz        rd pg rn esz
  62 &rprr_s         rd pg rn rm s
  63 &rprr_esz       rd pg rn rm esz
  64 &rprrr_esz      rd pg rn rm ra esz
  65 &rpri_esz       rd pg rn imm esz
  66 &ptrue          rd esz pat s
  67 &incdec_cnt     rd pat esz imm d u
  68 &incdec2_cnt    rd rn pat esz imm d u
  69
  70 ###########################################################################
  71 # Named instruction formats.  These are generally used to
  72 # reduce the amount of duplication between instruction patterns.
  73
  74 # Two operand with unused vector element size
  75 @pd_pn_e0       ........ ........ ....... rn:4 . rd:4           &rr_esz esz=0
  76
  77 # Two operand
  78 @pd_pn          ........ esz:2 .. .... ....... rn:4 . rd:4      &rr_esz
  79 @rd_rn          ........ esz:2 ...... ...... rn:5 rd:5          &rr_esz
  80
  81 # Three operand with unused vector element size
  82 @rd_rn_rm_e0    ........ ... rm:5 ... ... rn:5 rd:5             &rrr_esz esz=0
  83
  84 # Three predicate operand, with governing predicate, flag setting
  85 @pd_pg_pn_pm_s  ........ . s:1 .. rm:4 .. pg:4 . rn:4 . rd:4    &rprr_s
  86
  87 # Three operand, vector element size
  88 @rd_rn_rm       ........ esz:2 . rm:5 ... ... rn:5 rd:5         &rrr_esz
  89 @pd_pn_pm       ........ esz:2 .. rm:4 ....... rn:4 . rd:4      &rrr_esz
  90 @rdn_rm         ........ esz:2 ...... ...... rm:5 rd:5 \
  91                 &rrr_esz rn=%reg_movprfx
  92
  93 # Three operand with "memory" size, aka immediate left shift
  94 @rd_rn_msz_rm   ........ ... rm:5 .... imm:2 rn:5 rd:5          &rrri
  95
  96 # Two register operand, with governing predicate, vector element size
  97 @rdn_pg_rm      ........ esz:2 ... ... ... pg:3 rm:5 rd:5 \
  98                 &rprr_esz rn=%reg_movprfx
  99 @rdm_pg_rn      ........ esz:2 ... ... ... pg:3 rn:5 rd:5 \
 100                 &rprr_esz rm=%reg_movprfx
 101 @rd_pg4_rn_rm   ........ esz:2 . rm:5  .. pg:4  rn:5 rd:5       &rprr_esz
 102
 103 # Three register operand, with governing predicate, vector element size
 104 @rda_pg_rn_rm   ........ esz:2 . rm:5  ... pg:3 rn:5 rd:5 \
 105                 &rprrr_esz ra=%reg_movprfx
 106 @rdn_pg_ra_rm   ........ esz:2 . rm:5  ... pg:3 ra:5 rd:5 \
 107                 &rprrr_esz rn=%reg_movprfx
 108
 109 # One register operand, with governing predicate, vector element size
 110 @rd_pg_rn       ........ esz:2 ... ... ... pg:3 rn:5 rd:5       &rpr_esz
 111
 112 # Two register operands with a 6-bit signed immediate.
 113 @rd_rn_i6       ........ ... rn:5 ..... imm:s6 rd:5             &rri
 114
 115 # Two register operand, one immediate operand, with predicate,
 116 # element size encoded as TSZHL.  User must fill in imm.
 117 @rdn_pg_tszimm  ........ .. ... ... ... pg:3 ..... rd:5 \
 118                 &rpri_esz rn=%reg_movprfx esz=%tszimm_esz
 119
 120 # Similarly without predicate.
 121 @rd_rn_tszimm   ........ .. ... ... ...... rn:5 rd:5 \
 122                 &rri_esz esz=%tszimm16_esz
 123
 124 # Two register operand, one immediate operand, with 4-bit predicate.
 125 # User must fill in imm.
 126 @rdn_pg4        ........ esz:2 .. pg:4 ... ........ rd:5 \
 127                 &rpri_esz rn=%reg_movprfx
 128
 129 # Two register operand, one encoded bitmask.
 130 @rdn_dbm        ........ .. .... dbm:13 rd:5 \
 131                 &rr_dbm rn=%reg_movprfx
 132
 133 # Basic Load/Store with 9-bit immediate offset
 134 @pd_rn_i9       ........ ........ ...... rn:5 . rd:4    \
 135                 &rri imm=%imm9_16_10
 136 @rd_rn_i9       ........ ........ ...... rn:5 rd:5      \
 137                 &rri imm=%imm9_16_10
 138
 139 # One register, pattern, and uint4+1.
 140 # User must fill in U and D.
 141 @incdec_cnt     ........ esz:2 .. .... ...... pat:5 rd:5 \
 142                 &incdec_cnt imm=%imm4_16_p1
 143 @incdec2_cnt    ........ esz:2 .. .... ...... pat:5 rd:5 \
 144                 &incdec2_cnt imm=%imm4_16_p1 rn=%reg_movprfx
 145
 146 ###########################################################################
 147 # Instruction patterns.  Grouped according to the SVE encodingindex.xhtml.
 148
 149 ### SVE Integer Arithmetic - Binary Predicated Group
 150
 151 # SVE bitwise logical vector operations (predicated)
 152 ORR_zpzz        00000100 .. 011 000 000 ... ..... .....   @rdn_pg_rm
 153 EOR_zpzz        00000100 .. 011 001 000 ... ..... .....   @rdn_pg_rm
 154 AND_zpzz        00000100 .. 011 010 000 ... ..... .....   @rdn_pg_rm
 155 BIC_zpzz        00000100 .. 011 011 000 ... ..... .....   @rdn_pg_rm
 156
 157 # SVE integer add/subtract vectors (predicated)
 158 ADD_zpzz        00000100 .. 000 000 000 ... ..... .....   @rdn_pg_rm
 159 SUB_zpzz        00000100 .. 000 001 000 ... ..... .....   @rdn_pg_rm
 160 SUB_zpzz        00000100 .. 000 011 000 ... ..... .....   @rdm_pg_rn # SUBR
 161
 162 # SVE integer min/max/difference (predicated)
 163 SMAX_zpzz       00000100 .. 001 000 000 ... ..... .....   @rdn_pg_rm
 164 UMAX_zpzz       00000100 .. 001 001 000 ... ..... .....   @rdn_pg_rm
 165 SMIN_zpzz       00000100 .. 001 010 000 ... ..... .....   @rdn_pg_rm
 166 UMIN_zpzz       00000100 .. 001 011 000 ... ..... .....   @rdn_pg_rm
 167 SABD_zpzz       00000100 .. 001 100 000 ... ..... .....   @rdn_pg_rm
 168 UABD_zpzz       00000100 .. 001 101 000 ... ..... .....   @rdn_pg_rm
 169
 170 # SVE integer multiply/divide (predicated)
 171 MUL_zpzz        00000100 .. 010 000 000 ... ..... .....   @rdn_pg_rm
 172 SMULH_zpzz      00000100 .. 010 010 000 ... ..... .....   @rdn_pg_rm
 173 UMULH_zpzz      00000100 .. 010 011 000 ... ..... .....   @rdn_pg_rm
 174 # Note that divide requires size >= 2; below 2 is unallocated.
 175 SDIV_zpzz       00000100 .. 010 100 000 ... ..... .....   @rdn_pg_rm
 176 UDIV_zpzz       00000100 .. 010 101 000 ... ..... .....   @rdn_pg_rm
 177 SDIV_zpzz       00000100 .. 010 110 000 ... ..... .....   @rdm_pg_rn # SDIVR
 178 UDIV_zpzz       00000100 .. 010 111 000 ... ..... .....   @rdm_pg_rn # UDIVR
 179
 180 ### SVE Integer Reduction Group
 181
 182 # SVE bitwise logical reduction (predicated)
 183 ORV             00000100 .. 011 000 001 ... ..... .....         @rd_pg_rn
 184 EORV            00000100 .. 011 001 001 ... ..... .....         @rd_pg_rn
 185 ANDV            00000100 .. 011 010 001 ... ..... .....         @rd_pg_rn
 186
 187 # SVE integer add reduction (predicated)
 188 # Note that saddv requires size != 3.
 189 UADDV           00000100 .. 000 001 001 ... ..... .....         @rd_pg_rn
 190 SADDV           00000100 .. 000 000 001 ... ..... .....         @rd_pg_rn
 191
 192 # SVE integer min/max reduction (predicated)
 193 SMAXV           00000100 .. 001 000 001 ... ..... .....         @rd_pg_rn
 194 UMAXV           00000100 .. 001 001 001 ... ..... .....         @rd_pg_rn
 195 SMINV           00000100 .. 001 010 001 ... ..... .....         @rd_pg_rn
 196 UMINV           00000100 .. 001 011 001 ... ..... .....         @rd_pg_rn
 197
 198 ### SVE Shift by Immediate - Predicated Group
 199
 200 # SVE bitwise shift by immediate (predicated)
 201 ASR_zpzi        00000100 .. 000 000 100 ... .. ... ..... \
 202                 @rdn_pg_tszimm imm=%tszimm_shr
 203 LSR_zpzi        00000100 .. 000 001 100 ... .. ... ..... \
 204                 @rdn_pg_tszimm imm=%tszimm_shr
 205 LSL_zpzi        00000100 .. 000 011 100 ... .. ... ..... \
 206                 @rdn_pg_tszimm imm=%tszimm_shl
 207 ASRD            00000100 .. 000 100 100 ... .. ... ..... \
 208                 @rdn_pg_tszimm imm=%tszimm_shr
 209
 210 # SVE bitwise shift by vector (predicated)
 211 ASR_zpzz        00000100 .. 010 000 100 ... ..... .....   @rdn_pg_rm
 212 LSR_zpzz        00000100 .. 010 001 100 ... ..... .....   @rdn_pg_rm
 213 LSL_zpzz        00000100 .. 010 011 100 ... ..... .....   @rdn_pg_rm
 214 ASR_zpzz        00000100 .. 010 100 100 ... ..... .....   @rdm_pg_rn # ASRR
 215 LSR_zpzz        00000100 .. 010 101 100 ... ..... .....   @rdm_pg_rn # LSRR
 216 LSL_zpzz        00000100 .. 010 111 100 ... ..... .....   @rdm_pg_rn # LSLR
 217
 218 # SVE bitwise shift by wide elements (predicated)
 219 # Note these require size != 3.
 220 ASR_zpzw        00000100 .. 011 000 100 ... ..... .....         @rdn_pg_rm
 221 LSR_zpzw        00000100 .. 011 001 100 ... ..... .....         @rdn_pg_rm
 222 LSL_zpzw        00000100 .. 011 011 100 ... ..... .....         @rdn_pg_rm
 223
 224 ### SVE Integer Arithmetic - Unary Predicated Group
 225
 226 # SVE unary bit operations (predicated)
 227 # Note esz != 0 for FABS and FNEG.
 228 CLS             00000100 .. 011 000 101 ... ..... .....         @rd_pg_rn
 229 CLZ             00000100 .. 011 001 101 ... ..... .....         @rd_pg_rn
 230 CNT_zpz         00000100 .. 011 010 101 ... ..... .....         @rd_pg_rn
 231 CNOT            00000100 .. 011 011 101 ... ..... .....         @rd_pg_rn
 232 NOT_zpz         00000100 .. 011 110 101 ... ..... .....         @rd_pg_rn
 233 FABS            00000100 .. 011 100 101 ... ..... .....         @rd_pg_rn
 234 FNEG            00000100 .. 011 101 101 ... ..... .....         @rd_pg_rn
 235
 236 # SVE integer unary operations (predicated)
 237 # Note esz > original size for extensions.
 238 ABS             00000100 .. 010 110 101 ... ..... .....         @rd_pg_rn
 239 NEG             00000100 .. 010 111 101 ... ..... .....         @rd_pg_rn
 240 SXTB            00000100 .. 010 000 101 ... ..... .....         @rd_pg_rn
 241 UXTB            00000100 .. 010 001 101 ... ..... .....         @rd_pg_rn
 242 SXTH            00000100 .. 010 010 101 ... ..... .....         @rd_pg_rn
 243 UXTH            00000100 .. 010 011 101 ... ..... .....         @rd_pg_rn
 244 SXTW            00000100 .. 010 100 101 ... ..... .....         @rd_pg_rn
 245 UXTW            00000100 .. 010 101 101 ... ..... .....         @rd_pg_rn
 246
 247 ### SVE Integer Multiply-Add Group
 248
 249 # SVE integer multiply-add writing addend (predicated)
 250 MLA             00000100 .. 0 ..... 010 ... ..... .....   @rda_pg_rn_rm
 251 MLS             00000100 .. 0 ..... 011 ... ..... .....   @rda_pg_rn_rm
 252
 253 # SVE integer multiply-add writing multiplicand (predicated)
 254 MLA             00000100 .. 0 ..... 110 ... ..... .....   @rdn_pg_ra_rm # MAD
 255 MLS             00000100 .. 0 ..... 111 ... ..... .....   @rdn_pg_ra_rm # MSB
 256
 257 ### SVE Integer Arithmetic - Unpredicated Group
 258
 259 # SVE integer add/subtract vectors (unpredicated)
 260 ADD_zzz         00000100 .. 1 ..... 000 000 ..... .....         @rd_rn_rm
 261 SUB_zzz         00000100 .. 1 ..... 000 001 ..... .....         @rd_rn_rm
 262 SQADD_zzz       00000100 .. 1 ..... 000 100 ..... .....         @rd_rn_rm
 263 UQADD_zzz       00000100 .. 1 ..... 000 101 ..... .....         @rd_rn_rm
 264 SQSUB_zzz       00000100 .. 1 ..... 000 110 ..... .....         @rd_rn_rm
 265 UQSUB_zzz       00000100 .. 1 ..... 000 111 ..... .....         @rd_rn_rm
 266
 267 ### SVE Logical - Unpredicated Group
 268
 269 # SVE bitwise logical operations (unpredicated)
 270 AND_zzz         00000100 00 1 ..... 001 100 ..... .....         @rd_rn_rm_e0
 271 ORR_zzz         00000100 01 1 ..... 001 100 ..... .....         @rd_rn_rm_e0
 272 EOR_zzz         00000100 10 1 ..... 001 100 ..... .....         @rd_rn_rm_e0
 273 BIC_zzz         00000100 11 1 ..... 001 100 ..... .....         @rd_rn_rm_e0
 274
 275 ### SVE Index Generation Group
 276
 277 # SVE index generation (immediate start, immediate increment)
 278 INDEX_ii        00000100 esz:2 1 imm2:s5 010000 imm1:s5 rd:5
 279
 280 # SVE index generation (immediate start, register increment)
 281 INDEX_ir        00000100 esz:2 1 rm:5 010010 imm:s5 rd:5
 282
 283 # SVE index generation (register start, immediate increment)
 284 INDEX_ri        00000100 esz:2 1 imm:s5 010001 rn:5 rd:5
 285
 286 # SVE index generation (register start, register increment)
 287 INDEX_rr        00000100 .. 1 ..... 010011 ..... .....          @rd_rn_rm
 288
 289 ### SVE Stack Allocation Group
 290
 291 # SVE stack frame adjustment
 292 ADDVL           00000100 001 ..... 01010 ...... .....           @rd_rn_i6
 293 ADDPL           00000100 011 ..... 01010 ...... .....           @rd_rn_i6
 294
 295 # SVE stack frame size
 296 RDVL            00000100 101 11111 01010 imm:s6 rd:5
 297
 298 ### SVE Bitwise Shift - Unpredicated Group
 299
 300 # SVE bitwise shift by immediate (unpredicated)
 301 ASR_zzi         00000100 .. 1 ..... 1001 00 ..... ..... \
 302                 @rd_rn_tszimm imm=%tszimm16_shr
 303 LSR_zzi         00000100 .. 1 ..... 1001 01 ..... ..... \
 304                 @rd_rn_tszimm imm=%tszimm16_shr
 305 LSL_zzi         00000100 .. 1 ..... 1001 11 ..... ..... \
 306                 @rd_rn_tszimm imm=%tszimm16_shl
 307
 308 # SVE bitwise shift by wide elements (unpredicated)
 309 # Note esz != 3
 310 ASR_zzw         00000100 .. 1 ..... 1000 00 ..... .....         @rd_rn_rm
 311 LSR_zzw         00000100 .. 1 ..... 1000 01 ..... .....         @rd_rn_rm
 312 LSL_zzw         00000100 .. 1 ..... 1000 11 ..... .....         @rd_rn_rm
 313
 314 ### SVE Compute Vector Address Group
 315
 316 # SVE vector address generation
 317 ADR_s32         00000100 00 1 ..... 1010 .. ..... .....         @rd_rn_msz_rm
 318 ADR_u32         00000100 01 1 ..... 1010 .. ..... .....         @rd_rn_msz_rm
 319 ADR_p32         00000100 10 1 ..... 1010 .. ..... .....         @rd_rn_msz_rm
 320 ADR_p64         00000100 11 1 ..... 1010 .. ..... .....         @rd_rn_msz_rm
 321
 322 ### SVE Integer Misc - Unpredicated Group
 323
 324 # SVE floating-point exponential accelerator
 325 # Note esz != 0
 326 FEXPA           00000100 .. 1 00000 101110 ..... .....          @rd_rn
 327
 328 # SVE floating-point trig select coefficient
 329 # Note esz != 0
 330 FTSSEL          00000100 .. 1 ..... 101100 ..... .....          @rd_rn_rm
 331
 332 ### SVE Element Count Group
 333
 334 # SVE element count
 335 CNT_r           00000100 .. 10 .... 1110 0 0 ..... .....    @incdec_cnt d=0 u=1
 336
 337 # SVE inc/dec register by element count
 338 INCDEC_r        00000100 .. 11 .... 1110 0 d:1 ..... .....      @incdec_cnt u=1
 339
 340 # SVE saturating inc/dec register by element count
 341 SINCDEC_r_32    00000100 .. 10 .... 1111 d:1 u:1 ..... .....    @incdec_cnt
 342 SINCDEC_r_64    00000100 .. 11 .... 1111 d:1 u:1 ..... .....    @incdec_cnt
 343
 344 # SVE inc/dec vector by element count
 345 # Note this requires esz != 0.
 346 INCDEC_v        00000100 .. 1 1 .... 1100 0 d:1 ..... .....    @incdec2_cnt u=1
 347
 348 # SVE saturating inc/dec vector by element count
 349 # Note these require esz != 0.
 350 SINCDEC_v       00000100 .. 1 0 .... 1100 d:1 u:1 ..... .....   @incdec2_cnt
 351
 352 ### SVE Bitwise Immediate Group
 353
 354 # SVE bitwise logical with immediate (unpredicated)
 355 ORR_zzi         00000101 00 0000 ............. .....            @rdn_dbm
 356 EOR_zzi         00000101 01 0000 ............. .....            @rdn_dbm
 357 AND_zzi         00000101 10 0000 ............. .....            @rdn_dbm
 358
 359 # SVE broadcast bitmask immediate
 360 DUPM            00000101 11 0000 dbm:13 rd:5
 361
 362 ### SVE Integer Wide Immediate - Predicated Group
 363
 364 # SVE copy floating-point immediate (predicated)
 365 FCPY            00000101 .. 01 .... 110 imm:8 .....             @rdn_pg4
 366
 367 # SVE copy integer immediate (predicated)
 368 CPY_m_i         00000101 .. 01 .... 01 . ........ .....   @rdn_pg4 imm=%sh8_i8s
 369 CPY_z_i         00000101 .. 01 .... 00 . ........ .....   @rdn_pg4 imm=%sh8_i8s
 370
 371 ### SVE Permute - Extract Group
 372
 373 # SVE extract vector (immediate offset)
 374 EXT             00000101 001 ..... 000 ... rm:5 rd:5 \
 375                 &rrri rn=%reg_movprfx imm=%imm8_16_10
 376
 377 ### SVE Permute - Unpredicated Group
 378
 379 # SVE broadcast general register
 380 DUP_s           00000101 .. 1 00000 001110 ..... .....          @rd_rn
 381
 382 # SVE broadcast indexed element
 383 DUP_x           00000101 .. 1 ..... 001000 rn:5 rd:5 \
 384                 &rri imm=%imm7_22_16
 385
 386 # SVE insert SIMD&FP scalar register
 387 INSR_f          00000101 .. 1 10100 001110 ..... .....          @rdn_rm
 388
 389 # SVE insert general register
 390 INSR_r          00000101 .. 1 00100 001110 ..... .....          @rdn_rm
 391
 392 # SVE reverse vector elements
 393 REV_v           00000101 .. 1 11000 001110 ..... .....          @rd_rn
 394
 395 # SVE vector table lookup
 396 TBL             00000101 .. 1 ..... 001100 ..... .....          @rd_rn_rm
 397
 398 # SVE unpack vector elements
 399 UNPK            00000101 esz:2 1100 u:1 h:1 001110 rn:5 rd:5
 400
 401 ### SVE Permute - Predicates Group
 402
 403 # SVE permute predicate elements
 404 ZIP1_p          00000101 .. 10 .... 010 000 0 .... 0 ....       @pd_pn_pm
 405 ZIP2_p          00000101 .. 10 .... 010 001 0 .... 0 ....       @pd_pn_pm
 406 UZP1_p          00000101 .. 10 .... 010 010 0 .... 0 ....       @pd_pn_pm
 407 UZP2_p          00000101 .. 10 .... 010 011 0 .... 0 ....       @pd_pn_pm
 408 TRN1_p          00000101 .. 10 .... 010 100 0 .... 0 ....       @pd_pn_pm
 409 TRN2_p          00000101 .. 10 .... 010 101 0 .... 0 ....       @pd_pn_pm
 410
 411 # SVE reverse predicate elements
 412 REV_p           00000101 .. 11 0100 010 000 0 .... 0 ....       @pd_pn
 413
 414 # SVE unpack predicate elements
 415 PUNPKLO         00000101 00 11 0000 010 000 0 .... 0 ....       @pd_pn_e0
 416 PUNPKHI         00000101 00 11 0001 010 000 0 .... 0 ....       @pd_pn_e0
 417
 418 ### SVE Permute - Interleaving Group
 419
 420 # SVE permute vector elements
 421 ZIP1_z          00000101 .. 1 ..... 011 000 ..... .....         @rd_rn_rm
 422 ZIP2_z          00000101 .. 1 ..... 011 001 ..... .....         @rd_rn_rm
 423 UZP1_z          00000101 .. 1 ..... 011 010 ..... .....         @rd_rn_rm
 424 UZP2_z          00000101 .. 1 ..... 011 011 ..... .....         @rd_rn_rm
 425 TRN1_z          00000101 .. 1 ..... 011 100 ..... .....         @rd_rn_rm
 426 TRN2_z          00000101 .. 1 ..... 011 101 ..... .....         @rd_rn_rm
 427
 428 ### SVE Permute - Predicated Group
 429
 430 # SVE compress active elements
 431 # Note esz >= 2
 432 COMPACT         00000101 .. 100001 100 ... ..... .....          @rd_pg_rn
 433
 434 # SVE conditionally broadcast element to vector
 435 CLASTA_z        00000101 .. 10100 0 100 ... ..... .....         @rdn_pg_rm
 436 CLASTB_z        00000101 .. 10100 1 100 ... ..... .....         @rdn_pg_rm
 437
 438 # SVE conditionally copy element to SIMD&FP scalar
 439 CLASTA_v        00000101 .. 10101 0 100 ... ..... .....         @rd_pg_rn
 440 CLASTB_v        00000101 .. 10101 1 100 ... ..... .....         @rd_pg_rn
 441
 442 # SVE conditionally copy element to general register
 443 CLASTA_r        00000101 .. 11000 0 101 ... ..... .....         @rd_pg_rn
 444 CLASTB_r        00000101 .. 11000 1 101 ... ..... .....         @rd_pg_rn
 445
 446 # SVE copy element to SIMD&FP scalar register
 447 LASTA_v         00000101 .. 10001 0 100 ... ..... .....         @rd_pg_rn
 448 LASTB_v         00000101 .. 10001 1 100 ... ..... .....         @rd_pg_rn
 449
 450 # SVE copy element to general register
 451 LASTA_r         00000101 .. 10000 0 101 ... ..... .....         @rd_pg_rn
 452 LASTB_r         00000101 .. 10000 1 101 ... ..... .....         @rd_pg_rn
 453
 454 # SVE copy element from SIMD&FP scalar register
 455 CPY_m_v         00000101 .. 100000 100 ... ..... .....          @rd_pg_rn
 456
 457 # SVE copy element from general register to vector (predicated)
 458 CPY_m_r         00000101 .. 101000 101 ... ..... .....          @rd_pg_rn
 459
 460 # SVE reverse within elements
 461 # Note esz >= operation size
 462 REVB            00000101 .. 1001 00 100 ... ..... .....         @rd_pg_rn
 463 REVH            00000101 .. 1001 01 100 ... ..... .....         @rd_pg_rn
 464 REVW            00000101 .. 1001 10 100 ... ..... .....         @rd_pg_rn
 465 RBIT            00000101 .. 1001 11 100 ... ..... .....         @rd_pg_rn
 466
 467 # SVE vector splice (predicated)
 468 SPLICE          00000101 .. 101 100 100 ... ..... .....         @rdn_pg_rm
 469
 470 ### SVE Select Vectors Group
 471
 472 # SVE select vector elements (predicated)
 473 SEL_zpzz        00000101 .. 1 ..... 11 .... ..... .....         @rd_pg4_rn_rm
 474
 475 ### SVE Predicate Logical Operations Group
 476
 477 # SVE predicate logical operations
 478 AND_pppp        00100101 0. 00 .... 01 .... 0 .... 0 ....       @pd_pg_pn_pm_s
 479 BIC_pppp        00100101 0. 00 .... 01 .... 0 .... 1 ....       @pd_pg_pn_pm_s
 480 EOR_pppp        00100101 0. 00 .... 01 .... 1 .... 0 ....       @pd_pg_pn_pm_s
 481 SEL_pppp        00100101 0. 00 .... 01 .... 1 .... 1 ....       @pd_pg_pn_pm_s
 482 ORR_pppp        00100101 1. 00 .... 01 .... 0 .... 0 ....       @pd_pg_pn_pm_s
 483 ORN_pppp        00100101 1. 00 .... 01 .... 0 .... 1 ....       @pd_pg_pn_pm_s
 484 NOR_pppp        00100101 1. 00 .... 01 .... 1 .... 0 ....       @pd_pg_pn_pm_s
 485 NAND_pppp       00100101 1. 00 .... 01 .... 1 .... 1 ....       @pd_pg_pn_pm_s
 486
 487 ### SVE Predicate Misc Group
 488
 489 # SVE predicate test
 490 PTEST           00100101 01 010000 11 pg:4 0 rn:4 0 0000
 491
 492 # SVE predicate initialize
 493 PTRUE           00100101 esz:2 01100 s:1 111000 pat:5 0 rd:4
 494
 495 # SVE initialize FFR
 496 SETFFR          00100101 0010 1100 1001 0000 0000 0000
 497
 498 # SVE zero predicate register
 499 PFALSE          00100101 0001 1000 1110 0100 0000 rd:4
 500
 501 # SVE predicate read from FFR (predicated)
 502 RDFFR_p         00100101 0 s:1 0110001111000 pg:4 0 rd:4
 503
 504 # SVE predicate read from FFR (unpredicated)
 505 RDFFR           00100101 0001 1001 1111 0000 0000 rd:4
 506
 507 # SVE FFR write from predicate (WRFFR)
 508 WRFFR           00100101 0010 1000 1001 000 rn:4 00000
 509
 510 # SVE predicate first active
 511 PFIRST          00100101 01 011 000 11000 00 .... 0 ....        @pd_pn_e0
 512
 513 # SVE predicate next active
 514 PNEXT           00100101 .. 011 001 11000 10 .... 0 ....        @pd_pn
 515
 516 ### SVE Memory - 32-bit Gather and Unsized Contiguous Group
 517
 518 # SVE load predicate register
 519 LDR_pri         10000101 10 ...... 000 ... ..... 0 ....         @pd_rn_i9
 520
 521 # SVE load vector register
 522 LDR_zri         10000101 10 ...... 010 ... ..... .....          @rd_rn_i9