target/arm/neon-dp.decode

   1 # AArch32 Neon data-processing instruction descriptions
   2 #
   3 #  Copyright (c) 2020 Linaro, Ltd
   4 #
   5 # This library is free software; you can redistribute it and/or
   6 # modify it under the terms of the GNU Lesser General Public
   7 # License as published by the Free Software Foundation; either
   8 # version 2 of the License, or (at your option) any later version.
   9 #
  10 # This library is distributed in the hope that it will be useful,
  11 # but WITHOUT ANY WARRANTY; without even the implied warranty of
  12 # MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  13 # Lesser General Public License for more details.
  14 #
  15 # You should have received a copy of the GNU Lesser General Public
  16 # License along with this library; if not, see <http://www.gnu.org/licenses/>.
  17
  18 #
  19 # This file is processed by scripts/decodetree.py
  20 #
  21 # VFP/Neon register fields; same as vfp.decode
  22 %vm_dp  5:1 0:4
  23 %vn_dp  7:1 16:4
  24 %vd_dp  22:1 12:4
  25
  26 # Encodings for Neon data processing instructions where the T32 encoding
  27 # is a simple transformation of the A32 encoding.
  28 # More specifically, this file covers instructions where the A32 encoding is
  29 #   0b1111_001p_qqqq_qqqq_qqqq_qqqq_qqqq_qqqq
  30 # and the T32 encoding is
  31 #   0b111p_1111_qqqq_qqqq_qqqq_qqqq_qqqq_qqqq
  32 # This file works on the A32 encoding only; calling code for T32 has to
  33 # transform the insn into the A32 version first.
  34
  35 ######################################################################
  36 # 3-reg-same grouping:
  37 # 1111 001 U 0 D sz:2 Vn:4 Vd:4 opc:4 N Q M op Vm:4
  38 ######################################################################
  39
  40 &3same vm vn vd q size
  41
  42 @3same           .... ... . . . size:2 .... .... .... . q:1 . . .... \
  43                  &3same vm=%vm_dp vn=%vn_dp vd=%vd_dp
  44
  45 @3same_q0        .... ... . . . size:2 .... .... .... . 0 . . .... \
  46                  &3same vm=%vm_dp vn=%vn_dp vd=%vd_dp q=0
  47
  48 # For FP insns the high bit of 'size' is used as part of opcode decode
  49 @3same_fp        .... ... . . . . size:1 .... .... .... . q:1 . . .... \
  50                  &3same vm=%vm_dp vn=%vn_dp vd=%vd_dp
  51 @3same_fp_q0     .... ... . . . . size:1 .... .... .... . 0 . . .... \
  52                  &3same vm=%vm_dp vn=%vn_dp vd=%vd_dp q=0
  53
  54 VHADD_S_3s       1111 001 0 0 . .. .... .... 0000 . . . 0 .... @3same
  55 VHADD_U_3s       1111 001 1 0 . .. .... .... 0000 . . . 0 .... @3same
  56 VQADD_S_3s       1111 001 0 0 . .. .... .... 0000 . . . 1 .... @3same
  57 VQADD_U_3s       1111 001 1 0 . .. .... .... 0000 . . . 1 .... @3same
  58
  59 VRHADD_S_3s      1111 001 0 0 . .. .... .... 0001 . . . 0 .... @3same
  60 VRHADD_U_3s      1111 001 1 0 . .. .... .... 0001 . . . 0 .... @3same
  61
  62 @3same_logic     .... ... . . . .. .... .... .... . q:1 .. .... \
  63                  &3same vm=%vm_dp vn=%vn_dp vd=%vd_dp size=0
  64
  65 VAND_3s          1111 001 0 0 . 00 .... .... 0001 ... 1 .... @3same_logic
  66 VBIC_3s          1111 001 0 0 . 01 .... .... 0001 ... 1 .... @3same_logic
  67 VORR_3s          1111 001 0 0 . 10 .... .... 0001 ... 1 .... @3same_logic
  68 VORN_3s          1111 001 0 0 . 11 .... .... 0001 ... 1 .... @3same_logic
  69 VEOR_3s          1111 001 1 0 . 00 .... .... 0001 ... 1 .... @3same_logic
  70 VBSL_3s          1111 001 1 0 . 01 .... .... 0001 ... 1 .... @3same_logic
  71 VBIT_3s          1111 001 1 0 . 10 .... .... 0001 ... 1 .... @3same_logic
  72 VBIF_3s          1111 001 1 0 . 11 .... .... 0001 ... 1 .... @3same_logic
  73
  74 VHSUB_S_3s       1111 001 0 0 . .. .... .... 0010 . . . 0 .... @3same
  75 VHSUB_U_3s       1111 001 1 0 . .. .... .... 0010 . . . 0 .... @3same
  76
  77 VQSUB_S_3s       1111 001 0 0 . .. .... .... 0010 . . . 1 .... @3same
  78 VQSUB_U_3s       1111 001 1 0 . .. .... .... 0010 . . . 1 .... @3same
  79
  80 VCGT_S_3s        1111 001 0 0 . .. .... .... 0011 . . . 0 .... @3same
  81 VCGT_U_3s        1111 001 1 0 . .. .... .... 0011 . . . 0 .... @3same
  82 VCGE_S_3s        1111 001 0 0 . .. .... .... 0011 . . . 1 .... @3same
  83 VCGE_U_3s        1111 001 1 0 . .. .... .... 0011 . . . 1 .... @3same
  84
  85 # The _rev suffix indicates that Vn and Vm are reversed. This is
  86 # the case for shifts. In the Arm ARM these insns are documented
  87 # with the Vm and Vn fields in their usual places, but in the
  88 # assembly the operands are listed "backwards", ie in the order
  89 # Dd, Dm, Dn where other insns use Dd, Dn, Dm. For QEMU we choose
  90 # to consider Vm and Vn as being in different fields in the insn,
  91 # which allows us to avoid special-casing shifts in the trans_
  92 # function code. We would otherwise need to manually swap the operands
  93 # over to call Neon helper functions that are shared with AArch64,
  94 # which does not have this odd reversed-operand situation.
  95 @3same_rev       .... ... . . . size:2 .... .... .... . q:1 . . .... \
  96                  &3same vn=%vm_dp vm=%vn_dp vd=%vd_dp
  97
  98 VSHL_S_3s        1111 001 0 0 . .. .... .... 0100 . . . 0 .... @3same_rev
  99 VSHL_U_3s        1111 001 1 0 . .. .... .... 0100 . . . 0 .... @3same_rev
 100
 101 # Insns operating on 64-bit elements (size!=0b11 handled elsewhere)
 102 # The _rev suffix indicates that Vn and Vm are reversed (as explained
 103 # by the comment for the @3same_rev format).
 104 @3same_64_rev    .... ... . . . 11 .... .... .... . q:1 . . .... \
 105                  &3same vm=%vn_dp vn=%vm_dp vd=%vd_dp size=3
 106
 107 {
 108   VQSHL_S64_3s   1111 001 0 0 . .. .... .... 0100 . . . 1 .... @3same_64_rev
 109   VQSHL_S_3s     1111 001 0 0 . .. .... .... 0100 . . . 1 .... @3same_rev
 110 }
 111 {
 112   VQSHL_U64_3s   1111 001 1 0 . .. .... .... 0100 . . . 1 .... @3same_64_rev
 113   VQSHL_U_3s     1111 001 1 0 . .. .... .... 0100 . . . 1 .... @3same_rev
 114 }
 115 {
 116   VRSHL_S64_3s   1111 001 0 0 . .. .... .... 0101 . . . 0 .... @3same_64_rev
 117   VRSHL_S_3s     1111 001 0 0 . .. .... .... 0101 . . . 0 .... @3same_rev
 118 }
 119 {
 120   VRSHL_U64_3s   1111 001 1 0 . .. .... .... 0101 . . . 0 .... @3same_64_rev
 121   VRSHL_U_3s     1111 001 1 0 . .. .... .... 0101 . . . 0 .... @3same_rev
 122 }
 123 {
 124   VQRSHL_S64_3s  1111 001 0 0 . .. .... .... 0101 . . . 1 .... @3same_64_rev
 125   VQRSHL_S_3s    1111 001 0 0 . .. .... .... 0101 . . . 1 .... @3same_rev
 126 }
 127 {
 128   VQRSHL_U64_3s  1111 001 1 0 . .. .... .... 0101 . . . 1 .... @3same_64_rev
 129   VQRSHL_U_3s    1111 001 1 0 . .. .... .... 0101 . . . 1 .... @3same_rev
 130 }
 131
 132 VMAX_S_3s        1111 001 0 0 . .. .... .... 0110 . . . 0 .... @3same
 133 VMAX_U_3s        1111 001 1 0 . .. .... .... 0110 . . . 0 .... @3same
 134 VMIN_S_3s        1111 001 0 0 . .. .... .... 0110 . . . 1 .... @3same
 135 VMIN_U_3s        1111 001 1 0 . .. .... .... 0110 . . . 1 .... @3same
 136
 137 VABD_S_3s        1111 001 0 0 . .. .... .... 0111 . . . 0 .... @3same
 138 VABD_U_3s        1111 001 1 0 . .. .... .... 0111 . . . 0 .... @3same
 139
 140 VABA_S_3s        1111 001 0 0 . .. .... .... 0111 . . . 1 .... @3same
 141 VABA_U_3s        1111 001 1 0 . .. .... .... 0111 . . . 1 .... @3same
 142
 143 VADD_3s          1111 001 0 0 . .. .... .... 1000 . . . 0 .... @3same
 144 VSUB_3s          1111 001 1 0 . .. .... .... 1000 . . . 0 .... @3same
 145
 146 VTST_3s          1111 001 0 0 . .. .... .... 1000 . . . 1 .... @3same
 147 VCEQ_3s          1111 001 1 0 . .. .... .... 1000 . . . 1 .... @3same
 148
 149 VMLA_3s          1111 001 0 0 . .. .... .... 1001 . . . 0 .... @3same
 150 VMLS_3s          1111 001 1 0 . .. .... .... 1001 . . . 0 .... @3same
 151
 152 VMUL_3s          1111 001 0 0 . .. .... .... 1001 . . . 1 .... @3same
 153 VMUL_p_3s        1111 001 1 0 . .. .... .... 1001 . . . 1 .... @3same
 154
 155 VPMAX_S_3s       1111 001 0 0 . .. .... .... 1010 . . . 0 .... @3same_q0
 156 VPMAX_U_3s       1111 001 1 0 . .. .... .... 1010 . . . 0 .... @3same_q0
 157
 158 VPMIN_S_3s       1111 001 0 0 . .. .... .... 1010 . . . 1 .... @3same_q0
 159 VPMIN_U_3s       1111 001 1 0 . .. .... .... 1010 . . . 1 .... @3same_q0
 160
 161 VQDMULH_3s       1111 001 0 0 . .. .... .... 1011 . . . 0 .... @3same
 162 VQRDMULH_3s      1111 001 1 0 . .. .... .... 1011 . . . 0 .... @3same
 163
 164 VPADD_3s         1111 001 0 0 . .. .... .... 1011 . . . 1 .... @3same_q0
 165
 166 VQRDMLAH_3s      1111 001 1 0 . .. .... .... 1011 ... 1 .... @3same
 167
 168 @3same_crypto    .... .... .... .... .... .... .... .... \
 169                  &3same vm=%vm_dp vn=%vn_dp vd=%vd_dp size=0 q=1
 170
 171 SHA1C_3s         1111 001 0 0 . 00 .... .... 1100 . 1 . 0 .... @3same_crypto
 172 SHA1P_3s         1111 001 0 0 . 01 .... .... 1100 . 1 . 0 .... @3same_crypto
 173 SHA1M_3s         1111 001 0 0 . 10 .... .... 1100 . 1 . 0 .... @3same_crypto
 174 SHA1SU0_3s       1111 001 0 0 . 11 .... .... 1100 . 1 . 0 .... @3same_crypto
 175 SHA256H_3s       1111 001 1 0 . 00 .... .... 1100 . 1 . 0 .... @3same_crypto
 176 SHA256H2_3s      1111 001 1 0 . 01 .... .... 1100 . 1 . 0 .... @3same_crypto
 177 SHA256SU1_3s     1111 001 1 0 . 10 .... .... 1100 . 1 . 0 .... @3same_crypto
 178
 179 VFMA_fp_3s       1111 001 0 0 . 0 . .... .... 1100 ... 1 .... @3same_fp
 180 VFMS_fp_3s       1111 001 0 0 . 1 . .... .... 1100 ... 1 .... @3same_fp
 181
 182 VQRDMLSH_3s      1111 001 1 0 . .. .... .... 1100 ... 1 .... @3same
 183
 184 VADD_fp_3s       1111 001 0 0 . 0 . .... .... 1101 ... 0 .... @3same_fp
 185 VSUB_fp_3s       1111 001 0 0 . 1 . .... .... 1101 ... 0 .... @3same_fp
 186 VPADD_fp_3s      1111 001 1 0 . 0 . .... .... 1101 ... 0 .... @3same_fp_q0
 187 VABD_fp_3s       1111 001 1 0 . 1 . .... .... 1101 ... 0 .... @3same_fp
 188 VMLA_fp_3s       1111 001 0 0 . 0 . .... .... 1101 ... 1 .... @3same_fp
 189 VMLS_fp_3s       1111 001 0 0 . 1 . .... .... 1101 ... 1 .... @3same_fp
 190 VMUL_fp_3s       1111 001 1 0 . 0 . .... .... 1101 ... 1 .... @3same_fp
 191 VCEQ_fp_3s       1111 001 0 0 . 0 . .... .... 1110 ... 0 .... @3same_fp
 192 VCGE_fp_3s       1111 001 1 0 . 0 . .... .... 1110 ... 0 .... @3same_fp
 193 VACGE_fp_3s      1111 001 1 0 . 0 . .... .... 1110 ... 1 .... @3same_fp
 194 VCGT_fp_3s       1111 001 1 0 . 1 . .... .... 1110 ... 0 .... @3same_fp
 195 VACGT_fp_3s      1111 001 1 0 . 1 . .... .... 1110 ... 1 .... @3same_fp
 196 VMAX_fp_3s       1111 001 0 0 . 0 . .... .... 1111 ... 0 .... @3same_fp
 197 VMIN_fp_3s       1111 001 0 0 . 1 . .... .... 1111 ... 0 .... @3same_fp
 198 VPMAX_fp_3s      1111 001 1 0 . 0 . .... .... 1111 ... 0 .... @3same_fp_q0
 199 VPMIN_fp_3s      1111 001 1 0 . 1 . .... .... 1111 ... 0 .... @3same_fp_q0
 200 VRECPS_fp_3s     1111 001 0 0 . 0 . .... .... 1111 ... 1 .... @3same_fp
 201 VRSQRTS_fp_3s    1111 001 0 0 . 1 . .... .... 1111 ... 1 .... @3same_fp
 202 VMAXNM_fp_3s     1111 001 1 0 . 0 . .... .... 1111 ... 1 .... @3same_fp
 203 VMINNM_fp_3s     1111 001 1 0 . 1 . .... .... 1111 ... 1 .... @3same_fp
 204
 205 ######################################################################
 206 # 2-reg-and-shift grouping:
 207 # 1111 001 U 1 D immH:3 immL:3 Vd:4 opc:4 L Q M 1 Vm:4
 208 ######################################################################
 209 &2reg_shift vm vd q shift size
 210
 211 # Right shifts are encoded as N - shift, where N is the element size in bits.
 212 %neon_rshift_i6  16:6 !function=rsub_64
 213 %neon_rshift_i5  16:5 !function=rsub_32
 214 %neon_rshift_i4  16:4 !function=rsub_16
 215 %neon_rshift_i3  16:3 !function=rsub_8
 216
 217 @2reg_shr_d      .... ... . . . ......  .... .... 1 q:1 . . .... \
 218                  &2reg_shift vm=%vm_dp vd=%vd_dp size=3 shift=%neon_rshift_i6
 219 @2reg_shr_s      .... ... . . . 1 ..... .... .... 0 q:1 . . .... \
 220                  &2reg_shift vm=%vm_dp vd=%vd_dp size=2 shift=%neon_rshift_i5
 221 @2reg_shr_h      .... ... . . . 01 .... .... .... 0 q:1 . . .... \
 222                  &2reg_shift vm=%vm_dp vd=%vd_dp size=1 shift=%neon_rshift_i4
 223 @2reg_shr_b      .... ... . . . 001 ... .... .... 0 q:1 . . .... \
 224                  &2reg_shift vm=%vm_dp vd=%vd_dp size=0 shift=%neon_rshift_i3
 225
 226 @2reg_shl_d      .... ... . . . shift:6      .... .... 1 q:1 . . .... \
 227                  &2reg_shift vm=%vm_dp vd=%vd_dp size=3
 228 @2reg_shl_s      .... ... . . . 1 shift:5    .... .... 0 q:1 . . .... \
 229                  &2reg_shift vm=%vm_dp vd=%vd_dp size=2
 230 @2reg_shl_h      .... ... . . . 01 shift:4   .... .... 0 q:1 . . .... \
 231                  &2reg_shift vm=%vm_dp vd=%vd_dp size=1
 232 @2reg_shl_b      .... ... . . . 001 shift:3  .... .... 0 q:1 . . .... \
 233                  &2reg_shift vm=%vm_dp vd=%vd_dp size=0
 234
 235 VSHR_S_2sh       1111 001 0 1 . ...... .... 0000 . . . 1 .... @2reg_shr_d
 236 VSHR_S_2sh       1111 001 0 1 . ...... .... 0000 . . . 1 .... @2reg_shr_s
 237 VSHR_S_2sh       1111 001 0 1 . ...... .... 0000 . . . 1 .... @2reg_shr_h
 238 VSHR_S_2sh       1111 001 0 1 . ...... .... 0000 . . . 1 .... @2reg_shr_b
 239
 240 VSHR_U_2sh       1111 001 1 1 . ...... .... 0000 . . . 1 .... @2reg_shr_d
 241 VSHR_U_2sh       1111 001 1 1 . ...... .... 0000 . . . 1 .... @2reg_shr_s
 242 VSHR_U_2sh       1111 001 1 1 . ...... .... 0000 . . . 1 .... @2reg_shr_h
 243 VSHR_U_2sh       1111 001 1 1 . ...... .... 0000 . . . 1 .... @2reg_shr_b
 244
 245 VSRA_S_2sh       1111 001 0 1 . ...... .... 0001 . . . 1 .... @2reg_shr_d
 246 VSRA_S_2sh       1111 001 0 1 . ...... .... 0001 . . . 1 .... @2reg_shr_s
 247 VSRA_S_2sh       1111 001 0 1 . ...... .... 0001 . . . 1 .... @2reg_shr_h
 248 VSRA_S_2sh       1111 001 0 1 . ...... .... 0001 . . . 1 .... @2reg_shr_b
 249
 250 VSRA_U_2sh       1111 001 1 1 . ...... .... 0001 . . . 1 .... @2reg_shr_d
 251 VSRA_U_2sh       1111 001 1 1 . ...... .... 0001 . . . 1 .... @2reg_shr_s
 252 VSRA_U_2sh       1111 001 1 1 . ...... .... 0001 . . . 1 .... @2reg_shr_h
 253 VSRA_U_2sh       1111 001 1 1 . ...... .... 0001 . . . 1 .... @2reg_shr_b
 254
 255 VRSHR_S_2sh      1111 001 0 1 . ...... .... 0010 . . . 1 .... @2reg_shr_d
 256 VRSHR_S_2sh      1111 001 0 1 . ...... .... 0010 . . . 1 .... @2reg_shr_s
 257 VRSHR_S_2sh      1111 001 0 1 . ...... .... 0010 . . . 1 .... @2reg_shr_h
 258 VRSHR_S_2sh      1111 001 0 1 . ...... .... 0010 . . . 1 .... @2reg_shr_b
 259
 260 VRSHR_U_2sh      1111 001 1 1 . ...... .... 0010 . . . 1 .... @2reg_shr_d
 261 VRSHR_U_2sh      1111 001 1 1 . ...... .... 0010 . . . 1 .... @2reg_shr_s
 262 VRSHR_U_2sh      1111 001 1 1 . ...... .... 0010 . . . 1 .... @2reg_shr_h
 263 VRSHR_U_2sh      1111 001 1 1 . ...... .... 0010 . . . 1 .... @2reg_shr_b
 264
 265 VRSRA_S_2sh      1111 001 0 1 . ...... .... 0011 . . . 1 .... @2reg_shr_d
 266 VRSRA_S_2sh      1111 001 0 1 . ...... .... 0011 . . . 1 .... @2reg_shr_s
 267 VRSRA_S_2sh      1111 001 0 1 . ...... .... 0011 . . . 1 .... @2reg_shr_h
 268 VRSRA_S_2sh      1111 001 0 1 . ...... .... 0011 . . . 1 .... @2reg_shr_b
 269
 270 VRSRA_U_2sh      1111 001 1 1 . ...... .... 0011 . . . 1 .... @2reg_shr_d
 271 VRSRA_U_2sh      1111 001 1 1 . ...... .... 0011 . . . 1 .... @2reg_shr_s
 272 VRSRA_U_2sh      1111 001 1 1 . ...... .... 0011 . . . 1 .... @2reg_shr_h
 273 VRSRA_U_2sh      1111 001 1 1 . ...... .... 0011 . . . 1 .... @2reg_shr_b
 274
 275 VSRI_2sh         1111 001 1 1 . ...... .... 0100 . . . 1 .... @2reg_shr_d
 276 VSRI_2sh         1111 001 1 1 . ...... .... 0100 . . . 1 .... @2reg_shr_s
 277 VSRI_2sh         1111 001 1 1 . ...... .... 0100 . . . 1 .... @2reg_shr_h
 278 VSRI_2sh         1111 001 1 1 . ...... .... 0100 . . . 1 .... @2reg_shr_b
 279
 280 VSHL_2sh         1111 001 0 1 . ...... .... 0101 . . . 1 .... @2reg_shl_d
 281 VSHL_2sh         1111 001 0 1 . ...... .... 0101 . . . 1 .... @2reg_shl_s
 282 VSHL_2sh         1111 001 0 1 . ...... .... 0101 . . . 1 .... @2reg_shl_h
 283 VSHL_2sh         1111 001 0 1 . ...... .... 0101 . . . 1 .... @2reg_shl_b
 284
 285 VSLI_2sh         1111 001 1 1 . ...... .... 0101 . . . 1 .... @2reg_shl_d
 286 VSLI_2sh         1111 001 1 1 . ...... .... 0101 . . . 1 .... @2reg_shl_s
 287 VSLI_2sh         1111 001 1 1 . ...... .... 0101 . . . 1 .... @2reg_shl_h
 288 VSLI_2sh         1111 001 1 1 . ...... .... 0101 . . . 1 .... @2reg_shl_b
 289
 290 VQSHLU_64_2sh    1111 001 1 1 . ...... .... 0110 . . . 1 .... @2reg_shl_d
 291 VQSHLU_2sh       1111 001 1 1 . ...... .... 0110 . . . 1 .... @2reg_shl_s
 292 VQSHLU_2sh       1111 001 1 1 . ...... .... 0110 . . . 1 .... @2reg_shl_h
 293 VQSHLU_2sh       1111 001 1 1 . ...... .... 0110 . . . 1 .... @2reg_shl_b
 294
 295 VQSHL_S_64_2sh   1111 001 0 1 . ...... .... 0111 . . . 1 .... @2reg_shl_d
 296 VQSHL_S_2sh      1111 001 0 1 . ...... .... 0111 . . . 1 .... @2reg_shl_s
 297 VQSHL_S_2sh      1111 001 0 1 . ...... .... 0111 . . . 1 .... @2reg_shl_h
 298 VQSHL_S_2sh      1111 001 0 1 . ...... .... 0111 . . . 1 .... @2reg_shl_b
 299
 300 VQSHL_U_64_2sh   1111 001 1 1 . ...... .... 0111 . . . 1 .... @2reg_shl_d
 301 VQSHL_U_2sh      1111 001 1 1 . ...... .... 0111 . . . 1 .... @2reg_shl_s
 302 VQSHL_U_2sh      1111 001 1 1 . ...... .... 0111 . . . 1 .... @2reg_shl_h
 303 VQSHL_U_2sh      1111 001 1 1 . ...... .... 0111 . . . 1 .... @2reg_shl_b