target/cris/translate_v10.c.inc

   1 /*
   2  *  CRISv10 emulation for qemu: main translation routines.
   3  *
   4  *  Copyright (c) 2010 AXIS Communications AB
   5  *  Written by Edgar E. Iglesias.
   6  *
   7  * This library is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU Lesser General Public
   9  * License as published by the Free Software Foundation; either
  10  * version 2.1 of the License, or (at your option) any later version.
  11  *
  12  * This library is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  15  * Lesser General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU Lesser General Public
  18  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  19  */
  20
  21 #include "qemu/osdep.h"
  22 #include "crisv10-decode.h"
  23
  24 static const char *regnames_v10[] =
  25 {
  26     "$r0", "$r1", "$r2", "$r3",
  27     "$r4", "$r5", "$r6", "$r7",
  28     "$r8", "$r9", "$r10", "$r11",
  29     "$r12", "$r13", "$sp", "$pc",
  30 };
  31
  32 static const char *pregnames_v10[] =
  33 {
  34     "$bz", "$vr", "$p2", "$p3",
  35     "$wz", "$ccr", "$p6-prefix", "$mof",
  36     "$dz", "$ibr", "$irp", "$srp",
  37     "$bar", "$dccr", "$brp", "$usp",
  38 };
  39
  40 /* We need this table to handle preg-moves with implicit width.  */
  41 static int preg_sizes_v10[] = {
  42     1, /* bz.  */
  43     1, /* vr.  */
  44     1, /* pid. */
  45     1, /* srs. */
  46     2, /* wz.  */
  47     2, 2, 4,
  48     4, 4, 4, 4,
  49     4, 4, 4, 4,
  50 };
  51
  52 static inline int dec10_size(unsigned int size)
  53 {
  54     size++;
  55     if (size == 3)
  56         size++;
  57     return size;
  58 }
  59
  60 static inline void cris_illegal_insn(DisasContext *dc)
  61 {
  62     qemu_log_mask(LOG_GUEST_ERROR, "illegal insn at pc=%x\n", dc->pc);
  63     t_gen_raise_exception(EXCP_BREAK);
  64     dc->base.is_jmp = DISAS_NORETURN;
  65 }
  66
  67 static void gen_store_v10_conditional(DisasContext *dc, TCGv addr, TCGv val,
  68                        unsigned int size, int mem_index)
  69 {
  70     TCGLabel *l1 = gen_new_label();
  71     TCGv taddr = tcg_temp_local_new();
  72     TCGv tval = tcg_temp_local_new();
  73     TCGv t1 = tcg_temp_local_new();
  74     dc->postinc = 0;
  75     cris_evaluate_flags(dc);
  76
  77     tcg_gen_mov_tl(taddr, addr);
  78     tcg_gen_mov_tl(tval, val);
  79
  80     /* Store only if F flag isn't set */
  81     tcg_gen_andi_tl(t1, cpu_PR[PR_CCS], F_FLAG_V10);
  82     tcg_gen_brcondi_tl(TCG_COND_NE, t1, 0, l1);
  83     if (size == 1) {
  84         tcg_gen_qemu_st8(tval, taddr, mem_index);
  85     } else if (size == 2) {
  86         tcg_gen_qemu_st16(tval, taddr, mem_index);
  87     } else {
  88         tcg_gen_qemu_st32(tval, taddr, mem_index);
  89     }
  90     gen_set_label(l1);
  91     tcg_gen_shri_tl(t1, t1, 1);  /* shift F to P position */
  92     tcg_gen_or_tl(cpu_PR[PR_CCS], cpu_PR[PR_CCS], t1); /*P=F*/
  93     tcg_temp_free(t1);
  94     tcg_temp_free(tval);
  95     tcg_temp_free(taddr);
  96 }
  97
  98 static void gen_store_v10(DisasContext *dc, TCGv addr, TCGv val,
  99                        unsigned int size)
 100 {
 101     int mem_index = cpu_mmu_index(&dc->cpu->env, false);
 102
 103     /* If we get a fault on a delayslot we must keep the jmp state in
 104        the cpu-state to be able to re-execute the jmp.  */
 105     if (dc->delayed_branch == 1) {
 106         cris_store_direct_jmp(dc);
 107     }
 108
 109     /* Conditional writes. We only support the kind were X is known
 110        at translation time.  */
 111     if (dc->flagx_known && dc->flags_x) {
 112         gen_store_v10_conditional(dc, addr, val, size, mem_index);
 113         return;
 114     }
 115
 116     if (size == 1) {
 117         tcg_gen_qemu_st8(val, addr, mem_index);
 118     } else if (size == 2) {
 119         tcg_gen_qemu_st16(val, addr, mem_index);
 120     } else {
 121         tcg_gen_qemu_st32(val, addr, mem_index);
 122     }
 123 }
 124
 125
 126 /* Prefix flag and register are used to handle the more complex
 127    addressing modes.  */
 128 static void cris_set_prefix(DisasContext *dc)
 129 {
 130     dc->clear_prefix = 0;
 131     dc->tb_flags |= PFIX_FLAG;
 132     tcg_gen_ori_tl(cpu_PR[PR_CCS], cpu_PR[PR_CCS], PFIX_FLAG);
 133
 134     /* prefix insns don't clear the x flag.  */
 135     dc->clear_x = 0;
 136     cris_lock_irq(dc);
 137 }
 138
 139 static void crisv10_prepare_memaddr(DisasContext *dc,
 140                                     TCGv addr, unsigned int size)
 141 {
 142     if (dc->tb_flags & PFIX_FLAG) {
 143         tcg_gen_mov_tl(addr, cpu_PR[PR_PREFIX]);
 144     } else {
 145         tcg_gen_mov_tl(addr, cpu_R[dc->src]);
 146     }
 147 }
 148
 149 static unsigned int crisv10_post_memaddr(DisasContext *dc, unsigned int size)
 150 {
 151     unsigned int insn_len = 0;
 152
 153     if (dc->tb_flags & PFIX_FLAG) {
 154         if (dc->mode == CRISV10_MODE_AUTOINC) {
 155             tcg_gen_mov_tl(cpu_R[dc->src], cpu_PR[PR_PREFIX]);
 156         }
 157     } else {
 158         if (dc->mode == CRISV10_MODE_AUTOINC) {
 159             if (dc->src == 15) {
 160                 insn_len += size & ~1;
 161             } else {
 162                 tcg_gen_addi_tl(cpu_R[dc->src], cpu_R[dc->src], size);
 163             }
 164         }
 165     }
 166     return insn_len;
 167 }
 168
 169 static int dec10_prep_move_m(CPUCRISState *env, DisasContext *dc,
 170                              int s_ext, int memsize, TCGv dst)
 171 {
 172     unsigned int rs;
 173     uint32_t imm;
 174     int is_imm;
 175     int insn_len = 0;
 176
 177     rs = dc->src;
 178     is_imm = rs == 15 && !(dc->tb_flags & PFIX_FLAG);
 179     LOG_DIS("rs=%d rd=%d is_imm=%d mode=%d pfix=%d\n",
 180              rs, dc->dst, is_imm, dc->mode, dc->tb_flags & PFIX_FLAG);
 181
 182     /* Load [$rs] onto T1.  */
 183     if (is_imm) {
 184         if (memsize != 4) {
 185             if (s_ext) {
 186                 if (memsize == 1)
 187                     imm = cpu_ldsb_code(env, dc->pc + 2);
 188                 else
 189                     imm = cpu_ldsw_code(env, dc->pc + 2);
 190             } else {
 191                 if (memsize == 1)
 192                     imm = cpu_ldub_code(env, dc->pc + 2);
 193                 else
 194                     imm = cpu_lduw_code(env, dc->pc + 2);
 195             }
 196         } else
 197             imm = cpu_ldl_code(env, dc->pc + 2);
 198
 199         tcg_gen_movi_tl(dst, imm);
 200
 201         if (dc->mode == CRISV10_MODE_AUTOINC) {
 202             insn_len += memsize;
 203             if (memsize == 1)
 204                 insn_len++;
 205             tcg_gen_addi_tl(cpu_R[15], cpu_R[15], insn_len);
 206         }
 207     } else {
 208         TCGv addr;
 209
 210         addr = tcg_temp_new();
 211         cris_flush_cc_state(dc);
 212         crisv10_prepare_memaddr(dc, addr, memsize);
 213         gen_load(dc, dst, addr, memsize, 0);
 214         if (s_ext)
 215             t_gen_sext(dst, dst, memsize);
 216         else
 217             t_gen_zext(dst, dst, memsize);
 218         insn_len += crisv10_post_memaddr(dc, memsize);
 219         tcg_temp_free(addr);
 220     }
 221
 222     if (dc->mode == CRISV10_MODE_INDIRECT && (dc->tb_flags & PFIX_FLAG)) {
 223         dc->dst = dc->src;
 224     }
 225     return insn_len;
 226 }
 227
 228 static unsigned int dec10_quick_imm(DisasContext *dc)
 229 {
 230     int32_t imm, simm;
 231     int op;
 232     TCGv c;
 233
 234     /* sign extend.  */
 235     imm = dc->ir & ((1 << 6) - 1);
 236     simm = (int8_t) (imm << 2);
 237     simm >>= 2;
 238     switch (dc->opcode) {
 239         case CRISV10_QIMM_BDAP_R0:
 240         case CRISV10_QIMM_BDAP_R1:
 241         case CRISV10_QIMM_BDAP_R2:
 242         case CRISV10_QIMM_BDAP_R3:
 243             simm = (int8_t)dc->ir;
 244             LOG_DIS("bdap %d $r%d\n", simm, dc->dst);
 245             LOG_DIS("pc=%x mode=%x quickimm %d r%d r%d\n",
 246                      dc->pc, dc->mode, dc->opcode, dc->src, dc->dst);
 247             cris_set_prefix(dc);
 248             if (dc->dst == 15) {
 249                 tcg_gen_movi_tl(cpu_PR[PR_PREFIX], dc->pc + 2 + simm);
 250             } else {
 251                 tcg_gen_addi_tl(cpu_PR[PR_PREFIX], cpu_R[dc->dst], simm);
 252             }
 253             break;
 254
 255         case CRISV10_QIMM_MOVEQ:
 256             LOG_DIS("moveq %d, $r%d\n", simm, dc->dst);
 257
 258             cris_cc_mask(dc, CC_MASK_NZVC);
 259             c = tcg_const_tl(simm);
 260             cris_alu(dc, CC_OP_MOVE, cpu_R[dc->dst],
 261                      cpu_R[dc->dst], c, 4);
 262             tcg_temp_free(c);
 263             break;
 264         case CRISV10_QIMM_CMPQ:
 265             LOG_DIS("cmpq %d, $r%d\n", simm, dc->dst);
 266
 267             cris_cc_mask(dc, CC_MASK_NZVC);
 268             c = tcg_const_tl(simm);
 269             cris_alu(dc, CC_OP_CMP, cpu_R[dc->dst],
 270                      cpu_R[dc->dst], c, 4);
 271             tcg_temp_free(c);
 272             break;
 273         case CRISV10_QIMM_ADDQ:
 274             LOG_DIS("addq %d, $r%d\n", imm, dc->dst);
 275
 276             cris_cc_mask(dc, CC_MASK_NZVC);
 277             c = tcg_const_tl(imm);
 278             cris_alu(dc, CC_OP_ADD, cpu_R[dc->dst],
 279                      cpu_R[dc->dst], c, 4);
 280             tcg_temp_free(c);
 281             break;
 282         case CRISV10_QIMM_ANDQ:
 283             LOG_DIS("andq %d, $r%d\n", simm, dc->dst);
 284
 285             cris_cc_mask(dc, CC_MASK_NZVC);
 286             c = tcg_const_tl(simm);
 287             cris_alu(dc, CC_OP_AND, cpu_R[dc->dst],
 288                      cpu_R[dc->dst], c, 4);
 289             tcg_temp_free(c);
 290             break;
 291         case CRISV10_QIMM_ASHQ:
 292             LOG_DIS("ashq %d, $r%d\n", simm, dc->dst);
 293
 294             cris_cc_mask(dc, CC_MASK_NZVC);
 295             op = imm & (1 << 5);
 296             imm &= 0x1f;
 297             c = tcg_const_tl(imm);
 298             if (op) {
 299                 cris_alu(dc, CC_OP_ASR, cpu_R[dc->dst],
 300                           cpu_R[dc->dst], c, 4);
 301             } else {
 302                 /* BTST */
 303                 cris_update_cc_op(dc, CC_OP_FLAGS, 4);
 304                 gen_helper_btst(cpu_PR[PR_CCS], cpu_env, cpu_R[dc->dst],
 305                            c, cpu_PR[PR_CCS]);
 306             }
 307             tcg_temp_free(c);
 308             break;
 309         case CRISV10_QIMM_LSHQ:
 310             LOG_DIS("lshq %d, $r%d\n", simm, dc->dst);
 311
 312             op = CC_OP_LSL;
 313             if (imm & (1 << 5)) {
 314                 op = CC_OP_LSR;
 315             }
 316             imm &= 0x1f;
 317             cris_cc_mask(dc, CC_MASK_NZVC);
 318             c = tcg_const_tl(imm);
 319             cris_alu(dc, op, cpu_R[dc->dst],
 320                      cpu_R[dc->dst], c, 4);
 321             tcg_temp_free(c);
 322             break;
 323         case CRISV10_QIMM_SUBQ:
 324             LOG_DIS("subq %d, $r%d\n", imm, dc->dst);
 325
 326             cris_cc_mask(dc, CC_MASK_NZVC);
 327             c = tcg_const_tl(imm);
 328             cris_alu(dc, CC_OP_SUB, cpu_R[dc->dst],
 329                      cpu_R[dc->dst], c, 4);
 330             tcg_temp_free(c);
 331             break;
 332         case CRISV10_QIMM_ORQ:
 333             LOG_DIS("andq %d, $r%d\n", simm, dc->dst);
 334
 335             cris_cc_mask(dc, CC_MASK_NZVC);
 336             c = tcg_const_tl(simm);
 337             cris_alu(dc, CC_OP_OR, cpu_R[dc->dst],
 338                      cpu_R[dc->dst], c, 4);
 339             tcg_temp_free(c);
 340             break;
 341
 342         case CRISV10_QIMM_BCC_R0:
 343         case CRISV10_QIMM_BCC_R1:
 344         case CRISV10_QIMM_BCC_R2:
 345         case CRISV10_QIMM_BCC_R3:
 346             imm = dc->ir & 0xff;
 347             /* bit 0 is a sign bit.  */
 348             if (imm & 1) {
 349                 imm |= 0xffffff00;   /* sign extend.  */
 350                 imm &= ~1;           /* get rid of the sign bit.  */
 351             }
 352             imm += 2;
 353             LOG_DIS("b%s %d\n", cc_name(dc->cond), imm);
 354
 355             cris_cc_mask(dc, 0);
 356             cris_prepare_cc_branch(dc, imm, dc->cond);
 357             break;
 358
 359         default:
 360             LOG_DIS("pc=%x mode=%x quickimm %d r%d r%d\n",
 361                      dc->pc, dc->mode, dc->opcode, dc->src, dc->dst);
 362             cpu_abort(CPU(dc->cpu), "Unhandled quickimm\n");
 363             break;
 364     }
 365     return 2;
 366 }
 367
 368 static unsigned int dec10_setclrf(DisasContext *dc)
 369 {
 370     uint32_t flags;
 371     unsigned int set = ~dc->opcode & 1;
 372
 373     flags = EXTRACT_FIELD(dc->ir, 0, 3)
 374             | (EXTRACT_FIELD(dc->ir, 12, 15) << 4);
 375     LOG_DIS("%s set=%d flags=%x\n", __func__, set, flags);
 376
 377
 378     if (flags & X_FLAG) {
 379         dc->flagx_known = 1;
 380         if (set)
 381             dc->flags_x = X_FLAG;
 382         else
 383             dc->flags_x = 0;
 384     }
 385
 386     cris_evaluate_flags (dc);
 387     cris_update_cc_op(dc, CC_OP_FLAGS, 4);
 388     cris_update_cc_x(dc);
 389     tcg_gen_movi_tl(cc_op, dc->cc_op);
 390
 391     if (set) {
 392         tcg_gen_ori_tl(cpu_PR[PR_CCS], cpu_PR[PR_CCS], flags);
 393     } else {
 394         tcg_gen_andi_tl(cpu_PR[PR_CCS], cpu_PR[PR_CCS],
 395                         ~(flags|F_FLAG_V10|P_FLAG_V10));
 396     }
 397
 398     dc->flags_uptodate = 1;
 399     dc->clear_x = 0;
 400     cris_lock_irq(dc);
 401     return 2;
 402 }
 403
 404 static inline void dec10_reg_prep_sext(DisasContext *dc, int size, int sext,
 405                                        TCGv dd, TCGv ds, TCGv sd, TCGv ss)
 406 {
 407     if (sext) {
 408         t_gen_sext(dd, sd, size);
 409         t_gen_sext(ds, ss, size);
 410     } else {
 411         t_gen_zext(dd, sd, size);
 412         t_gen_zext(ds, ss, size);
 413     }
 414 }
 415
 416 static void dec10_reg_alu(DisasContext *dc, int op, int size, int sext)
 417 {
 418     TCGv t[2];
 419
 420     t[0] = tcg_temp_new();
 421     t[1] = tcg_temp_new();
 422     dec10_reg_prep_sext(dc, size, sext,
 423                         t[0], t[1], cpu_R[dc->dst], cpu_R[dc->src]);
 424
 425     if (op == CC_OP_LSL || op == CC_OP_LSR || op == CC_OP_ASR) {
 426         tcg_gen_andi_tl(t[1], t[1], 63);
 427     }
 428
 429     assert(dc->dst != 15);
 430     cris_alu(dc, op, cpu_R[dc->dst], t[0], t[1], size);
 431     tcg_temp_free(t[0]);
 432     tcg_temp_free(t[1]);
 433 }
 434
 435 static void dec10_reg_bound(DisasContext *dc, int size)
 436 {
 437     TCGv t;
 438
 439     t = tcg_temp_local_new();
 440     t_gen_zext(t, cpu_R[dc->src], size);
 441     cris_alu(dc, CC_OP_BOUND, cpu_R[dc->dst], cpu_R[dc->dst], t, 4);
 442     tcg_temp_free(t);
 443 }
 444
 445 static void dec10_reg_mul(DisasContext *dc, int size, int sext)
 446 {
 447     int op = sext ? CC_OP_MULS : CC_OP_MULU;
 448     TCGv t[2];
 449
 450     t[0] = tcg_temp_new();
 451     t[1] = tcg_temp_new();
 452     dec10_reg_prep_sext(dc, size, sext,
 453                         t[0], t[1], cpu_R[dc->dst], cpu_R[dc->src]);
 454
 455     cris_alu(dc, op, cpu_R[dc->dst], t[0], t[1], 4);
 456
 457     tcg_temp_free(t[0]);
 458     tcg_temp_free(t[1]);
 459 }
 460
 461
 462 static void dec10_reg_movs(DisasContext *dc)
 463 {
 464     int size = (dc->size & 1) + 1;
 465     TCGv t;
 466
 467     LOG_DIS("movx.%d $r%d, $r%d\n", size, dc->src, dc->dst);
 468     cris_cc_mask(dc, CC_MASK_NZVC);
 469
 470     t = tcg_temp_new();
 471     if (dc->ir & 32)
 472         t_gen_sext(t, cpu_R[dc->src], size);
 473     else
 474         t_gen_zext(t, cpu_R[dc->src], size);
 475
 476     cris_alu(dc, CC_OP_MOVE, cpu_R[dc->dst], cpu_R[dc->dst], t, 4);
 477     tcg_temp_free(t);
 478 }
 479
 480 static void dec10_reg_alux(DisasContext *dc, int op)
 481 {
 482     int size = (dc->size & 1) + 1;
 483     TCGv t;
 484
 485     LOG_DIS("movx.%d $r%d, $r%d\n", size, dc->src, dc->dst);
 486     cris_cc_mask(dc, CC_MASK_NZVC);
 487
 488     t = tcg_temp_new();
 489     if (dc->ir & 32)
 490         t_gen_sext(t, cpu_R[dc->src], size);
 491     else
 492         t_gen_zext(t, cpu_R[dc->src], size);
 493
 494     cris_alu(dc, op, cpu_R[dc->dst], cpu_R[dc->dst], t, 4);
 495     tcg_temp_free(t);
 496 }
 497
 498 static void dec10_reg_mov_pr(DisasContext *dc)
 499 {
 500     LOG_DIS("move p%d r%d sz=%d\n", dc->dst, dc->src, preg_sizes_v10[dc->dst]);
 501     cris_lock_irq(dc);
 502     if (dc->src == 15) {
 503         tcg_gen_mov_tl(env_btarget, cpu_PR[dc->dst]);
 504         cris_prepare_jmp(dc, JMP_INDIRECT);
 505         return;
 506     }
 507     if (dc->dst == PR_CCS) {
 508         cris_evaluate_flags(dc);
 509     }
 510     cris_alu(dc, CC_OP_MOVE, cpu_R[dc->src],
 511                  cpu_R[dc->src], cpu_PR[dc->dst], preg_sizes_v10[dc->dst]);
 512 }
 513
 514 static void dec10_reg_abs(DisasContext *dc)
 515 {
 516     TCGv t0;
 517
 518     LOG_DIS("abs $r%u, $r%u\n", dc->src, dc->dst);
 519
 520     assert(dc->dst != 15);
 521     t0 = tcg_temp_new();
 522     tcg_gen_sari_tl(t0, cpu_R[dc->src], 31);
 523     tcg_gen_xor_tl(cpu_R[dc->dst], cpu_R[dc->src], t0);
 524     tcg_gen_sub_tl(t0, cpu_R[dc->dst], t0);
 525
 526     cris_alu(dc, CC_OP_MOVE, cpu_R[dc->dst], cpu_R[dc->dst], t0, 4);
 527     tcg_temp_free(t0);
 528 }
 529
 530 static void dec10_reg_swap(DisasContext *dc)
 531 {
 532     TCGv t0;
 533
 534     LOG_DIS("not $r%d, $r%d\n", dc->src, dc->dst);
 535
 536     cris_cc_mask(dc, CC_MASK_NZVC);
 537     t0 = tcg_temp_new();
 538     tcg_gen_mov_tl(t0, cpu_R[dc->src]);
 539     if (dc->dst & 8)
 540         tcg_gen_not_tl(t0, t0);
 541     if (dc->dst & 4)
 542         t_gen_swapw(t0, t0);
 543     if (dc->dst & 2)
 544         t_gen_swapb(t0, t0);
 545     if (dc->dst & 1)
 546         t_gen_swapr(t0, t0);
 547     cris_alu(dc, CC_OP_MOVE, cpu_R[dc->src], cpu_R[dc->src], t0, 4);
 548     tcg_temp_free(t0);
 549 }
 550
 551 static void dec10_reg_scc(DisasContext *dc)
 552 {
 553     int cond = dc->dst;
 554
 555     LOG_DIS("s%s $r%u\n", cc_name(cond), dc->src);
 556
 557     gen_tst_cc(dc, cpu_R[dc->src], cond);
 558     tcg_gen_setcondi_tl(TCG_COND_NE, cpu_R[dc->src], cpu_R[dc->src], 0);
 559
 560     cris_cc_mask(dc, 0);
 561 }
 562
 563 static unsigned int dec10_reg(DisasContext *dc)
 564 {
 565     TCGv t;
 566     unsigned int insn_len = 2;
 567     unsigned int size = dec10_size(dc->size);
 568     unsigned int tmp;
 569
 570     if (dc->size != 3) {
 571         switch (dc->opcode) {
 572             case CRISV10_REG_MOVE_R:
 573                 LOG_DIS("move.%d $r%d, $r%d\n", dc->size, dc->src, dc->dst);
 574                 cris_cc_mask(dc, CC_MASK_NZVC);
 575                 dec10_reg_alu(dc, CC_OP_MOVE, size, 0);
 576                 if (dc->dst == 15) {
 577                     tcg_gen_mov_tl(env_btarget, cpu_R[dc->dst]);
 578                     cris_prepare_jmp(dc, JMP_INDIRECT);
 579                     dc->delayed_branch = 1;
 580                 }
 581                 break;
 582             case CRISV10_REG_MOVX:
 583                 cris_cc_mask(dc, CC_MASK_NZVC);
 584                 dec10_reg_movs(dc);
 585                 break;
 586             case CRISV10_REG_ADDX:
 587                 cris_cc_mask(dc, CC_MASK_NZVC);
 588                 dec10_reg_alux(dc, CC_OP_ADD);
 589                 break;
 590             case CRISV10_REG_SUBX:
 591                 cris_cc_mask(dc, CC_MASK_NZVC);
 592                 dec10_reg_alux(dc, CC_OP_SUB);
 593                 break;
 594             case CRISV10_REG_ADD:
 595                 LOG_DIS("add $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 596                 cris_cc_mask(dc, CC_MASK_NZVC);
 597                 dec10_reg_alu(dc, CC_OP_ADD, size, 0);
 598                 break;
 599             case CRISV10_REG_SUB:
 600                 LOG_DIS("sub $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 601                 cris_cc_mask(dc, CC_MASK_NZVC);
 602                 dec10_reg_alu(dc, CC_OP_SUB, size, 0);
 603                 break;
 604             case CRISV10_REG_CMP:
 605                 LOG_DIS("cmp $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 606                 cris_cc_mask(dc, CC_MASK_NZVC);
 607                 dec10_reg_alu(dc, CC_OP_CMP, size, 0);
 608                 break;
 609             case CRISV10_REG_BOUND:
 610                 LOG_DIS("bound $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 611                 cris_cc_mask(dc, CC_MASK_NZVC);
 612                 dec10_reg_bound(dc, size);
 613                 break;
 614             case CRISV10_REG_AND:
 615                 LOG_DIS("and $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 616                 cris_cc_mask(dc, CC_MASK_NZVC);
 617                 dec10_reg_alu(dc, CC_OP_AND, size, 0);
 618                 break;
 619             case CRISV10_REG_ADDI:
 620                 if (dc->src == 15) {
 621                     /* nop.  */
 622                     return 2;
 623                 }
 624                 t = tcg_temp_new();
 625                 LOG_DIS("addi r%d r%d size=%d\n", dc->src, dc->dst, dc->size);
 626                 tcg_gen_shli_tl(t, cpu_R[dc->dst], dc->size & 3);
 627                 tcg_gen_add_tl(cpu_R[dc->src], cpu_R[dc->src], t);
 628                 tcg_temp_free(t);
 629                 break;
 630             case CRISV10_REG_LSL:
 631                 LOG_DIS("lsl $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 632                 cris_cc_mask(dc, CC_MASK_NZVC);
 633                 dec10_reg_alu(dc, CC_OP_LSL, size, 0);
 634                 break;
 635             case CRISV10_REG_LSR:
 636                 LOG_DIS("lsr $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 637                 cris_cc_mask(dc, CC_MASK_NZVC);
 638                 dec10_reg_alu(dc, CC_OP_LSR, size, 0);
 639                 break;
 640             case CRISV10_REG_ASR:
 641                 LOG_DIS("asr $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 642                 cris_cc_mask(dc, CC_MASK_NZVC);
 643                 dec10_reg_alu(dc, CC_OP_ASR, size, 1);
 644                 break;
 645             case CRISV10_REG_OR:
 646                 LOG_DIS("or $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 647                 cris_cc_mask(dc, CC_MASK_NZVC);
 648                 dec10_reg_alu(dc, CC_OP_OR, size, 0);
 649                 break;
 650             case CRISV10_REG_NEG:
 651                 LOG_DIS("neg $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 652                 cris_cc_mask(dc, CC_MASK_NZVC);
 653                 dec10_reg_alu(dc, CC_OP_NEG, size, 0);
 654                 break;
 655             case CRISV10_REG_BIAP:
 656                 LOG_DIS("BIAP pc=%x reg %d r%d r%d size=%d\n", dc->pc,
 657                          dc->opcode, dc->src, dc->dst, size);
 658                 switch (size) {
 659                     case 4: tmp = 2; break;
 660                     case 2: tmp = 1; break;
 661                     case 1: tmp = 0; break;
 662                     default:
 663                         cpu_abort(CPU(dc->cpu), "Unhandled BIAP");
 664                         break;
 665                 }
 666
 667                 t = tcg_temp_new();
 668                 tcg_gen_shli_tl(t, cpu_R[dc->dst], tmp);
 669                 if (dc->src == 15) {
 670                     tcg_gen_addi_tl(cpu_PR[PR_PREFIX], t, ((dc->pc +2)| 1) + 1);
 671                 } else {
 672                     tcg_gen_add_tl(cpu_PR[PR_PREFIX], cpu_R[dc->src], t);
 673                 }
 674                 tcg_temp_free(t);
 675                 cris_set_prefix(dc);
 676                 break;
 677
 678             default:
 679                 LOG_DIS("pc=%x reg %d r%d r%d\n", dc->pc,
 680                          dc->opcode, dc->src, dc->dst);
 681                 cpu_abort(CPU(dc->cpu), "Unhandled opcode");
 682                 break;
 683         }
 684     } else {
 685         switch (dc->opcode) {
 686             case CRISV10_REG_MOVX:
 687                 cris_cc_mask(dc, CC_MASK_NZVC);
 688                 dec10_reg_movs(dc);
 689                 break;
 690             case CRISV10_REG_ADDX:
 691                 cris_cc_mask(dc, CC_MASK_NZVC);
 692                 dec10_reg_alux(dc, CC_OP_ADD);
 693                 break;
 694             case CRISV10_REG_SUBX:
 695                 cris_cc_mask(dc, CC_MASK_NZVC);
 696                 dec10_reg_alux(dc, CC_OP_SUB);
 697                 break;
 698             case CRISV10_REG_MOVE_SPR_R:
 699                 cris_evaluate_flags(dc);
 700                 cris_cc_mask(dc, 0);
 701                 dec10_reg_mov_pr(dc);
 702                 break;
 703             case CRISV10_REG_MOVE_R_SPR:
 704                 LOG_DIS("move r%d p%d\n", dc->src, dc->dst);
 705                 cris_evaluate_flags(dc);
 706                 if (dc->src != 11) /* fast for srp.  */
 707                     dc->cpustate_changed = 1;
 708                 t_gen_mov_preg_TN(dc, dc->dst, cpu_R[dc->src]);
 709                 break;
 710             case CRISV10_REG_SETF:
 711             case CRISV10_REG_CLEARF:
 712                 dec10_setclrf(dc);
 713                 break;
 714             case CRISV10_REG_SWAP:
 715                 dec10_reg_swap(dc);
 716                 break;
 717             case CRISV10_REG_ABS:
 718                 cris_cc_mask(dc, CC_MASK_NZVC);
 719                 dec10_reg_abs(dc);
 720                 break;
 721             case CRISV10_REG_LZ:
 722                 LOG_DIS("lz $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 723                 cris_cc_mask(dc, CC_MASK_NZVC);
 724                 dec10_reg_alu(dc, CC_OP_LZ, 4, 0);
 725                 break;
 726             case CRISV10_REG_XOR:
 727                 LOG_DIS("xor $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 728                 cris_cc_mask(dc, CC_MASK_NZVC);
 729                 dec10_reg_alu(dc, CC_OP_XOR, 4, 0);
 730                 break;
 731             case CRISV10_REG_BTST:
 732                 LOG_DIS("btst $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 733                 cris_cc_mask(dc, CC_MASK_NZVC);
 734                 cris_update_cc_op(dc, CC_OP_FLAGS, 4);
 735                 gen_helper_btst(cpu_PR[PR_CCS], cpu_env, cpu_R[dc->dst],
 736                            cpu_R[dc->src], cpu_PR[PR_CCS]);
 737                 break;
 738             case CRISV10_REG_DSTEP:
 739                 LOG_DIS("dstep $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 740                 cris_cc_mask(dc, CC_MASK_NZVC);
 741                 cris_alu(dc, CC_OP_DSTEP, cpu_R[dc->dst],
 742                             cpu_R[dc->dst], cpu_R[dc->src], 4);
 743                 break;
 744             case CRISV10_REG_MSTEP:
 745                 LOG_DIS("mstep $r%d, $r%d sz=%d\n", dc->src, dc->dst, size);
 746                 cris_evaluate_flags(dc);
 747                 cris_cc_mask(dc, CC_MASK_NZVC);
 748                 cris_alu(dc, CC_OP_MSTEP, cpu_R[dc->dst],
 749                             cpu_R[dc->dst], cpu_R[dc->src], 4);
 750                 break;
 751             case CRISV10_REG_SCC:
 752                 dec10_reg_scc(dc);
 753                 break;
 754             default:
 755                 LOG_DIS("pc=%x reg %d r%d r%d\n", dc->pc,
 756                          dc->opcode, dc->src, dc->dst);
 757                 cpu_abort(CPU(dc->cpu), "Unhandled opcode");
 758                 break;
 759         }
 760     }
 761     return insn_len;
 762 }
 763
 764 static unsigned int dec10_ind_move_m_r(CPUCRISState *env, DisasContext *dc,
 765                                        unsigned int size)
 766 {
 767     unsigned int insn_len = 2;
 768     TCGv t;
 769
 770     LOG_DIS("%s: move.%d [$r%d], $r%d\n", __func__,
 771              size, dc->src, dc->dst);
 772
 773     cris_cc_mask(dc, CC_MASK_NZVC);
 774     t = tcg_temp_new();
 775     insn_len += dec10_prep_move_m(env, dc, 0, size, t);
 776     cris_alu(dc, CC_OP_MOVE, cpu_R[dc->dst], cpu_R[dc->dst], t, size);
 777     if (dc->dst == 15) {
 778         tcg_gen_mov_tl(env_btarget, cpu_R[dc->dst]);
 779         cris_prepare_jmp(dc, JMP_INDIRECT);
 780         dc->delayed_branch = 1;
 781     }
 782
 783     tcg_temp_free(t);
 784     return insn_len;
 785 }
 786
 787 static unsigned int dec10_ind_move_r_m(DisasContext *dc, unsigned int size)
 788 {
 789     unsigned int insn_len = 2;
 790     TCGv addr;
 791
 792     LOG_DIS("move.%d $r%d, [$r%d]\n", dc->size, dc->src, dc->dst);
 793     addr = tcg_temp_new();
 794     crisv10_prepare_memaddr(dc, addr, size);
 795     gen_store_v10(dc, addr, cpu_R[dc->dst], size);
 796     insn_len += crisv10_post_memaddr(dc, size);
 797     tcg_temp_free(addr);
 798
 799     return insn_len;
 800 }
 801
 802 static unsigned int dec10_ind_move_m_pr(CPUCRISState *env, DisasContext *dc)
 803 {
 804     unsigned int insn_len = 2, rd = dc->dst;
 805     TCGv t, addr;
 806
 807     LOG_DIS("move.%d $p%d, [$r%d]\n", dc->size, dc->dst, dc->src);
 808     cris_lock_irq(dc);
 809
 810     addr = tcg_temp_new();
 811     t = tcg_temp_new();
 812     insn_len += dec10_prep_move_m(env, dc, 0, 4, t);
 813     if (rd == 15) {
 814         tcg_gen_mov_tl(env_btarget, t);
 815         cris_prepare_jmp(dc, JMP_INDIRECT);
 816         dc->delayed_branch = 1;
 817     } else {
 818         tcg_gen_mov_tl(cpu_PR[rd], t);
 819         dc->cpustate_changed = 1;
 820     }
 821     tcg_temp_free(addr);
 822     tcg_temp_free(t);
 823     return insn_len;
 824 }
 825
 826 static unsigned int dec10_ind_move_pr_m(DisasContext *dc)
 827 {
 828     unsigned int insn_len = 2, size = preg_sizes_v10[dc->dst];
 829     TCGv addr, t0;
 830
 831     LOG_DIS("move.%d $p%d, [$r%d]\n", dc->size, dc->dst, dc->src);
 832
 833     addr = tcg_temp_new();
 834     crisv10_prepare_memaddr(dc, addr, size);
 835     if (dc->dst == PR_CCS) {
 836         t0 = tcg_temp_new();
 837         cris_evaluate_flags(dc);
 838         tcg_gen_andi_tl(t0, cpu_PR[PR_CCS], ~PFIX_FLAG);
 839         gen_store_v10(dc, addr, t0, size);
 840         tcg_temp_free(t0);
 841     } else {
 842         gen_store_v10(dc, addr, cpu_PR[dc->dst], size);
 843     }
 844     insn_len += crisv10_post_memaddr(dc, size);
 845     tcg_temp_free(addr);
 846     cris_lock_irq(dc);
 847
 848     return insn_len;
 849 }
 850
 851 static void dec10_movem_r_m(DisasContext *dc)
 852 {
 853     int i, pfix = dc->tb_flags & PFIX_FLAG;
 854     TCGv addr, t0;
 855
 856     LOG_DIS("%s r%d, [r%d] pi=%d ir=%x\n", __func__,
 857               dc->dst, dc->src, dc->postinc, dc->ir);
 858
 859     addr = tcg_temp_new();
 860     t0 = tcg_temp_new();
 861     crisv10_prepare_memaddr(dc, addr, 4);
 862     tcg_gen_mov_tl(t0, addr);
 863     for (i = dc->dst; i >= 0; i--) {
 864         if ((pfix && dc->mode == CRISV10_MODE_AUTOINC) && dc->src == i) {
 865             gen_store_v10(dc, addr, t0, 4);
 866         } else {
 867             gen_store_v10(dc, addr, cpu_R[i], 4);
 868         }
 869         tcg_gen_addi_tl(addr, addr, 4);
 870     }
 871
 872     if (pfix && dc->mode == CRISV10_MODE_AUTOINC) {
 873         tcg_gen_mov_tl(cpu_R[dc->src], t0);
 874     }
 875
 876     if (!pfix && dc->mode == CRISV10_MODE_AUTOINC) {
 877         tcg_gen_mov_tl(cpu_R[dc->src], addr);
 878     }
 879     tcg_temp_free(addr);
 880     tcg_temp_free(t0);
 881 }
 882
 883 static void dec10_movem_m_r(DisasContext *dc)
 884 {
 885     int i, pfix = dc->tb_flags & PFIX_FLAG;
 886     TCGv addr, t0;
 887
 888     LOG_DIS("%s [r%d], r%d pi=%d ir=%x\n", __func__,
 889               dc->src, dc->dst, dc->postinc, dc->ir);
 890
 891     addr = tcg_temp_new();
 892     t0 = tcg_temp_new();
 893     crisv10_prepare_memaddr(dc, addr, 4);
 894     tcg_gen_mov_tl(t0, addr);
 895     for (i = dc->dst; i >= 0; i--) {
 896         gen_load(dc, cpu_R[i], addr, 4, 0);
 897         tcg_gen_addi_tl(addr, addr, 4);
 898     }
 899
 900     if (pfix && dc->mode == CRISV10_MODE_AUTOINC) {
 901         tcg_gen_mov_tl(cpu_R[dc->src], t0);
 902     }
 903
 904     if (!pfix && dc->mode == CRISV10_MODE_AUTOINC) {
 905         tcg_gen_mov_tl(cpu_R[dc->src], addr);
 906     }
 907     tcg_temp_free(addr);
 908     tcg_temp_free(t0);
 909 }
 910
 911 static int dec10_ind_alu(CPUCRISState *env, DisasContext *dc,
 912                          int op, unsigned int size)
 913 {
 914     int insn_len = 0;
 915     int rd = dc->dst;
 916     TCGv t[2];
 917
 918     cris_alu_m_alloc_temps(t);
 919     insn_len += dec10_prep_move_m(env, dc, 0, size, t[0]);
 920     cris_alu(dc, op, cpu_R[dc->dst], cpu_R[rd], t[0], size);
 921     if (dc->dst == 15) {
 922         tcg_gen_mov_tl(env_btarget, cpu_R[dc->dst]);
 923         cris_prepare_jmp(dc, JMP_INDIRECT);
 924         dc->delayed_branch = 1;
 925         return insn_len;
 926     }
 927
 928     cris_alu_m_free_temps(t);
 929
 930     return insn_len;
 931 }
 932
 933 static int dec10_ind_bound(CPUCRISState *env, DisasContext *dc,
 934                            unsigned int size)
 935 {
 936     int insn_len = 0;
 937     int rd = dc->dst;
 938     TCGv t;
 939
 940     t = tcg_temp_local_new();
 941     insn_len += dec10_prep_move_m(env, dc, 0, size, t);
 942     cris_alu(dc, CC_OP_BOUND, cpu_R[dc->dst], cpu_R[rd], t, 4);
 943     if (dc->dst == 15) {
 944         tcg_gen_mov_tl(env_btarget, cpu_R[dc->dst]);
 945         cris_prepare_jmp(dc, JMP_INDIRECT);
 946         dc->delayed_branch = 1;
 947     }
 948
 949     tcg_temp_free(t);
 950     return insn_len;
 951 }
 952
 953 static int dec10_alux_m(CPUCRISState *env, DisasContext *dc, int op)
 954 {
 955     unsigned int size = (dc->size & 1) ? 2 : 1;
 956     unsigned int sx = !!(dc->size & 2);
 957     int insn_len = 2;
 958     int rd = dc->dst;
 959     TCGv t;
 960
 961     LOG_DIS("addx size=%d sx=%d op=%d %d\n", size, sx, dc->src, dc->dst);
 962
 963     t = tcg_temp_new();
 964
 965     cris_cc_mask(dc, CC_MASK_NZVC);
 966     insn_len += dec10_prep_move_m(env, dc, sx, size, t);
 967     cris_alu(dc, op, cpu_R[dc->dst], cpu_R[rd], t, 4);
 968     if (dc->dst == 15) {
 969         tcg_gen_mov_tl(env_btarget, cpu_R[dc->dst]);
 970         cris_prepare_jmp(dc, JMP_INDIRECT);
 971         dc->delayed_branch = 1;
 972     }
 973
 974     tcg_temp_free(t);
 975     return insn_len;
 976 }
 977
 978 static int dec10_dip(CPUCRISState *env, DisasContext *dc)
 979 {
 980     int insn_len = 2;
 981     uint32_t imm;
 982
 983     LOG_DIS("dip pc=%x opcode=%d r%d r%d\n",
 984               dc->pc, dc->opcode, dc->src, dc->dst);
 985     if (dc->src == 15) {
 986         imm = cpu_ldl_code(env, dc->pc + 2);
 987         tcg_gen_movi_tl(cpu_PR[PR_PREFIX], imm);
 988         if (dc->postinc)
 989             insn_len += 4;
 990         tcg_gen_addi_tl(cpu_R[15], cpu_R[15], insn_len - 2);
 991     } else {
 992         gen_load(dc, cpu_PR[PR_PREFIX], cpu_R[dc->src], 4, 0);
 993         if (dc->postinc)
 994             tcg_gen_addi_tl(cpu_R[dc->src], cpu_R[dc->src], 4);
 995     }
 996
 997     cris_set_prefix(dc);
 998     return insn_len;
 999 }
1000
1001 static int dec10_bdap_m(CPUCRISState *env, DisasContext *dc, int size)
1002 {
1003     int insn_len = 2;
1004     int rd = dc->dst;
1005
1006     LOG_DIS("bdap_m pc=%x opcode=%d r%d r%d sz=%d\n",
1007               dc->pc, dc->opcode, dc->src, dc->dst, size);
1008
1009     assert(dc->dst != 15);
1010 #if 0
1011     /* 8bit embedded offset?  */
1012     if (!dc->postinc && (dc->ir & (1 << 11))) {
1013         int simm = dc->ir & 0xff;
1014
1015         /* cpu_abort(CPU(dc->cpu), "Unhandled opcode"); */
1016         /* sign extended.  */
1017         simm = (int8_t)simm;
1018
1019         tcg_gen_addi_tl(cpu_PR[PR_PREFIX], cpu_R[dc->dst], simm);
1020
1021         cris_set_prefix(dc);
1022         return insn_len;
1023     }
1024 #endif
1025     /* Now the rest of the modes are truly indirect.  */
1026     insn_len += dec10_prep_move_m(env, dc, 1, size, cpu_PR[PR_PREFIX]);
1027     tcg_gen_add_tl(cpu_PR[PR_PREFIX], cpu_PR[PR_PREFIX], cpu_R[rd]);
1028     cris_set_prefix(dc);
1029     return insn_len;
1030 }
1031
1032 static unsigned int dec10_ind(CPUCRISState *env, DisasContext *dc)
1033 {
1034     unsigned int insn_len = 2;
1035     unsigned int size = dec10_size(dc->size);
1036     uint32_t imm;
1037     int32_t simm;
1038     TCGv t[2], c;
1039
1040     if (dc->size != 3) {
1041         switch (dc->opcode) {
1042             case CRISV10_IND_MOVE_M_R:
1043                 return dec10_ind_move_m_r(env, dc, size);
1044             case CRISV10_IND_MOVE_R_M:
1045                 return dec10_ind_move_r_m(dc, size);
1046             case CRISV10_IND_CMP:
1047                 LOG_DIS("cmp size=%d op=%d %d\n",  size, dc->src, dc->dst);
1048                 cris_cc_mask(dc, CC_MASK_NZVC);
1049                 insn_len += dec10_ind_alu(env, dc, CC_OP_CMP, size);
1050                 break;
1051             case CRISV10_IND_TEST:
1052                 LOG_DIS("test size=%d op=%d %d\n",  size, dc->src, dc->dst);
1053
1054                 cris_evaluate_flags(dc);
1055                 cris_cc_mask(dc, CC_MASK_NZVC);
1056                 cris_alu_m_alloc_temps(t);
1057                 insn_len += dec10_prep_move_m(env, dc, 0, size, t[0]);
1058                 tcg_gen_andi_tl(cpu_PR[PR_CCS], cpu_PR[PR_CCS], ~3);
1059                 c = tcg_const_tl(0);
1060                 cris_alu(dc, CC_OP_CMP, cpu_R[dc->dst],
1061                          t[0], c, size);
1062                 tcg_temp_free(c);
1063                 cris_alu_m_free_temps(t);
1064                 break;
1065             case CRISV10_IND_ADD:
1066                 LOG_DIS("add size=%d op=%d %d\n",  size, dc->src, dc->dst);
1067                 cris_cc_mask(dc, CC_MASK_NZVC);
1068                 insn_len += dec10_ind_alu(env, dc, CC_OP_ADD, size);
1069                 break;
1070             case CRISV10_IND_SUB:
1071                 LOG_DIS("sub size=%d op=%d %d\n",  size, dc->src, dc->dst);
1072                 cris_cc_mask(dc, CC_MASK_NZVC);
1073                 insn_len += dec10_ind_alu(env, dc, CC_OP_SUB, size);
1074                 break;
1075             case CRISV10_IND_BOUND:
1076                 LOG_DIS("bound size=%d op=%d %d\n",  size, dc->src, dc->dst);
1077                 cris_cc_mask(dc, CC_MASK_NZVC);
1078                 insn_len += dec10_ind_bound(env, dc, size);
1079                 break;
1080             case CRISV10_IND_AND:
1081                 LOG_DIS("and size=%d op=%d %d\n",  size, dc->src, dc->dst);
1082                 cris_cc_mask(dc, CC_MASK_NZVC);
1083                 insn_len += dec10_ind_alu(env, dc, CC_OP_AND, size);
1084                 break;
1085             case CRISV10_IND_OR:
1086                 LOG_DIS("or size=%d op=%d %d\n",  size, dc->src, dc->dst);
1087                 cris_cc_mask(dc, CC_MASK_NZVC);
1088                 insn_len += dec10_ind_alu(env, dc, CC_OP_OR, size);
1089                 break;
1090             case CRISV10_IND_MOVX:
1091                 insn_len = dec10_alux_m(env, dc, CC_OP_MOVE);
1092                 break;
1093             case CRISV10_IND_ADDX:
1094                 insn_len = dec10_alux_m(env, dc, CC_OP_ADD);
1095                 break;
1096             case CRISV10_IND_SUBX:
1097                 insn_len = dec10_alux_m(env, dc, CC_OP_SUB);
1098                 break;
1099             case CRISV10_IND_CMPX:
1100                 insn_len = dec10_alux_m(env, dc, CC_OP_CMP);
1101                 break;
1102             case CRISV10_IND_MUL:
1103                 /* This is a reg insn coded in the mem indir space.  */
1104                 LOG_DIS("mul pc=%x opcode=%d\n", dc->pc, dc->opcode);
1105                 cris_cc_mask(dc, CC_MASK_NZVC);
1106                 dec10_reg_mul(dc, size, dc->ir & (1 << 10));
1107                 break;
1108             case CRISV10_IND_BDAP_M:
1109                 insn_len = dec10_bdap_m(env, dc, size);
1110                 break;
1111             default:
1112             /*
1113              * ADDC for v17:
1114              *
1115              * Instruction format: ADDC [Rs],Rd
1116              *
1117              *  +---+---+---+---+---+---+---+---+---+---+---+---+---+---+---+-+
1118              *  |Destination(Rd)| 1   0   0   1   1   0   1   0 |   Source(Rs)|
1119              *  +---+---+---+---+---+---+---+---+---+---+---+---+---+---+--+--+
1120              *
1121              * Instruction format: ADDC [Rs+],Rd
1122              *
1123              *  +---+---+---+---+---+---+---+---+---+---+---+---+---+---+---+-+
1124              *  |Destination(Rd)| 1   1   0   1   1   0   1   0 |   Source(Rs)|
1125              *  +---+---+---+---+---+---+---+---+---+---+---+---+---+---+---+-+
1126              */
1127                 if (dc->opcode == CRISV17_IND_ADDC && dc->size == 2 &&
1128                     env->pregs[PR_VR] == 17) {
1129                     LOG_DIS("addc op=%d %d\n",  dc->src, dc->dst);
1130                     cris_cc_mask(dc, CC_MASK_NZVC);
1131                     insn_len += dec10_ind_alu(env, dc, CC_OP_ADDC, size);
1132                     break;
1133                 }
1134
1135                 LOG_DIS("pc=%x var-ind.%d %d r%d r%d\n",
1136                           dc->pc, size, dc->opcode, dc->src, dc->dst);
1137                 cpu_abort(CPU(dc->cpu), "Unhandled opcode");
1138                 break;
1139         }
1140         return insn_len;
1141     }
1142
1143     switch (dc->opcode) {
1144         case CRISV10_IND_MOVE_M_SPR:
1145             insn_len = dec10_ind_move_m_pr(env, dc);
1146             break;
1147         case CRISV10_IND_MOVE_SPR_M:
1148             insn_len = dec10_ind_move_pr_m(dc);
1149             break;
1150         case CRISV10_IND_JUMP_M:
1151             if (dc->src == 15) {
1152                 LOG_DIS("jump.%d %d r%d r%d direct\n", size,
1153                          dc->opcode, dc->src, dc->dst);
1154                 imm = cpu_ldl_code(env, dc->pc + 2);
1155                 if (dc->mode == CRISV10_MODE_AUTOINC)
1156                     insn_len += size;
1157
1158                 c = tcg_const_tl(dc->pc + insn_len);
1159                 t_gen_mov_preg_TN(dc, dc->dst, c);
1160                 tcg_temp_free(c);
1161                 dc->jmp_pc = imm;
1162                 cris_prepare_jmp(dc, JMP_DIRECT);
1163                 dc->delayed_branch--; /* v10 has no dslot here.  */
1164             } else {
1165                 if (dc->dst == 14) {
1166                     LOG_DIS("break %d\n", dc->src);
1167                     cris_evaluate_flags(dc);
1168                     tcg_gen_movi_tl(env_pc, dc->pc + 2);
1169                     c = tcg_const_tl(dc->src + 2);
1170                     t_gen_mov_env_TN(trap_vector, c);
1171                     tcg_temp_free(c);
1172                     t_gen_raise_exception(EXCP_BREAK);
1173                     dc->base.is_jmp = DISAS_NORETURN;
1174                     return insn_len;
1175                 }
1176                 LOG_DIS("%d: jump.%d %d r%d r%d\n", __LINE__, size,
1177                          dc->opcode, dc->src, dc->dst);
1178                 t[0] = tcg_temp_new();
1179                 c = tcg_const_tl(dc->pc + insn_len);
1180                 t_gen_mov_preg_TN(dc, dc->dst, c);
1181                 tcg_temp_free(c);
1182                 crisv10_prepare_memaddr(dc, t[0], size);
1183                 gen_load(dc, env_btarget, t[0], 4, 0);
1184                 insn_len += crisv10_post_memaddr(dc, size);
1185                 cris_prepare_jmp(dc, JMP_INDIRECT);
1186                 dc->delayed_branch--; /* v10 has no dslot here.  */
1187                 tcg_temp_free(t[0]);
1188             }
1189             break;
1190
1191         case CRISV10_IND_MOVEM_R_M:
1192             LOG_DIS("movem_r_m pc=%x opcode=%d r%d r%d\n",
1193                         dc->pc, dc->opcode, dc->dst, dc->src);
1194             dec10_movem_r_m(dc);
1195             break;
1196         case CRISV10_IND_MOVEM_M_R:
1197             LOG_DIS("movem_m_r pc=%x opcode=%d\n", dc->pc, dc->opcode);
1198             dec10_movem_m_r(dc);
1199             break;
1200         case CRISV10_IND_JUMP_R:
1201             LOG_DIS("jmp pc=%x opcode=%d r%d r%d\n",
1202                         dc->pc, dc->opcode, dc->dst, dc->src);
1203             tcg_gen_mov_tl(env_btarget, cpu_R[dc->src]);
1204             c = tcg_const_tl(dc->pc + insn_len);
1205             t_gen_mov_preg_TN(dc, dc->dst, c);
1206             tcg_temp_free(c);
1207             cris_prepare_jmp(dc, JMP_INDIRECT);
1208             dc->delayed_branch--; /* v10 has no dslot here.  */
1209             break;
1210         case CRISV10_IND_MOVX:
1211             insn_len = dec10_alux_m(env, dc, CC_OP_MOVE);
1212             break;
1213         case CRISV10_IND_ADDX:
1214             insn_len = dec10_alux_m(env, dc, CC_OP_ADD);
1215             break;
1216         case CRISV10_IND_SUBX:
1217             insn_len = dec10_alux_m(env, dc, CC_OP_SUB);
1218             break;
1219         case CRISV10_IND_CMPX:
1220             insn_len = dec10_alux_m(env, dc, CC_OP_CMP);
1221             break;
1222         case CRISV10_IND_DIP:
1223             insn_len = dec10_dip(env, dc);
1224             break;
1225         case CRISV10_IND_BCC_M:
1226
1227             cris_cc_mask(dc, 0);
1228             simm = cpu_ldsw_code(env, dc->pc + 2);
1229             simm += 4;
1230
1231             LOG_DIS("bcc_m: b%s %x\n", cc_name(dc->cond), dc->pc + simm);
1232             cris_prepare_cc_branch(dc, simm, dc->cond);
1233             insn_len = 4;
1234             break;
1235         default:
1236             LOG_DIS("ERROR pc=%x opcode=%d\n", dc->pc, dc->opcode);
1237             cpu_abort(CPU(dc->cpu), "Unhandled opcode");
1238             break;
1239     }
1240
1241     return insn_len;
1242 }
1243
1244 static unsigned int crisv10_decoder(CPUCRISState *env, DisasContext *dc)
1245 {
1246     unsigned int insn_len = 2;
1247
1248     /* Load a halfword onto the instruction register.  */
1249     dc->ir = cpu_lduw_code(env, dc->pc);
1250
1251     /* Now decode it.  */
1252     dc->opcode   = EXTRACT_FIELD(dc->ir, 6, 9);
1253     dc->mode     = EXTRACT_FIELD(dc->ir, 10, 11);
1254     dc->src      = EXTRACT_FIELD(dc->ir, 0, 3);
1255     dc->size     = EXTRACT_FIELD(dc->ir, 4, 5);
1256     dc->cond = dc->dst = EXTRACT_FIELD(dc->ir, 12, 15);
1257     dc->postinc  = EXTRACT_FIELD(dc->ir, 10, 10);
1258
1259     dc->clear_prefix = 1;
1260
1261     /* FIXME: What if this insn insn't 2 in length??  */
1262     if (dc->src == 15 || dc->dst == 15)
1263         tcg_gen_movi_tl(cpu_R[15], dc->pc + 2);
1264
1265     switch (dc->mode) {
1266         case CRISV10_MODE_QIMMEDIATE:
1267             insn_len = dec10_quick_imm(dc);
1268             break;
1269         case CRISV10_MODE_REG:
1270             insn_len = dec10_reg(dc);
1271             break;
1272         case CRISV10_MODE_AUTOINC:
1273         case CRISV10_MODE_INDIRECT:
1274             insn_len = dec10_ind(env, dc);
1275             break;
1276     }
1277
1278     if (dc->clear_prefix && dc->tb_flags & PFIX_FLAG) {
1279         dc->tb_flags &= ~PFIX_FLAG;
1280         tcg_gen_andi_tl(cpu_PR[PR_CCS], cpu_PR[PR_CCS], ~PFIX_FLAG);
1281         if (dc->tb_flags != dc->base.tb->flags) {
1282             dc->cpustate_changed = 1;
1283         }
1284     }
1285
1286     /* CRISv10 locks out interrupts on dslots.  */
1287     if (dc->delayed_branch == 2) {
1288         cris_lock_irq(dc);
1289     }
1290     return insn_len;
1291 }
1292
1293 void cris_initialize_crisv10_tcg(void)
1294 {
1295     int i;
1296
1297     cc_x = tcg_global_mem_new(cpu_env,
1298                               offsetof(CPUCRISState, cc_x), "cc_x");
1299     cc_src = tcg_global_mem_new(cpu_env,
1300                                 offsetof(CPUCRISState, cc_src), "cc_src");
1301     cc_dest = tcg_global_mem_new(cpu_env,
1302                                  offsetof(CPUCRISState, cc_dest),
1303                                  "cc_dest");
1304     cc_result = tcg_global_mem_new(cpu_env,
1305                                    offsetof(CPUCRISState, cc_result),
1306                                    "cc_result");
1307     cc_op = tcg_global_mem_new(cpu_env,
1308                                offsetof(CPUCRISState, cc_op), "cc_op");
1309     cc_size = tcg_global_mem_new(cpu_env,
1310                                  offsetof(CPUCRISState, cc_size),
1311                                  "cc_size");
1312     cc_mask = tcg_global_mem_new(cpu_env,
1313                                  offsetof(CPUCRISState, cc_mask),
1314                                  "cc_mask");
1315
1316     env_pc = tcg_global_mem_new(cpu_env,
1317                                 offsetof(CPUCRISState, pc),
1318                                 "pc");
1319     env_btarget = tcg_global_mem_new(cpu_env,
1320                                      offsetof(CPUCRISState, btarget),
1321                                      "btarget");
1322     env_btaken = tcg_global_mem_new(cpu_env,
1323                                     offsetof(CPUCRISState, btaken),
1324                                     "btaken");
1325     for (i = 0; i < 16; i++) {
1326         cpu_R[i] = tcg_global_mem_new(cpu_env,
1327                                       offsetof(CPUCRISState, regs[i]),
1328                                       regnames_v10[i]);
1329     }
1330     for (i = 0; i < 16; i++) {
1331         cpu_PR[i] = tcg_global_mem_new(cpu_env,
1332                                        offsetof(CPUCRISState, pregs[i]),
1333                                        pregnames_v10[i]);
1334     }
1335 }