| blob | 341882e637981b6731b7d081dac1827cc93e4b71 |
1 # A32 conditional instructions
2 #
3 # Copyright (c) 2019 Linaro, Ltd
4 #
5 # This library is free software; you can redistribute it and/or
6 # modify it under the terms of the GNU Lesser General Public
7 # License as published by the Free Software Foundation; either
8 # version 2 of the License, or (at your option) any later version.
9 #
10 # This library is distributed in the hope that it will be useful,
11 # but WITHOUT ANY WARRANTY; without even the implied warranty of
12 # MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the GNU
13 # Lesser General Public License for more details.
14 #
15 # You should have received a copy of the GNU Lesser General Public
16 # License along with this library; if not, see <http://www.gnu.org/licenses/>.
18 #
19 # This file is processed by scripts/decodetree.py
20 #
21 # All of the insn that have a COND field in insn[31:28] are here.
22 # All insns that have 0xf in insn[31:28] are in a32-uncond.decode.
23 #
25 &empty
26 &s_rrr_shi s rd rn rm shim shty
27 &s_rrr_shr s rn rd rm rs shty
28 &s_rri_rot s rn rd imm rot
29 &s_rrrr s rd rn rm ra
30 &rrrr rd rn rm ra
31 &rrr_rot rd rn rm rot
32 &rrr rd rn rm
33 &rr rd rm
34 &ri rd imm
35 &r rm
36 &i imm
37 &msr_reg rn r mask
38 &mrs_reg rd r
39 &msr_bank rn r sysm
40 &mrs_bank rd r sysm
41 &ldst_rr p w u rn rt rm shimm shtype
42 &ldst_ri p w u rn rt imm
43 &strex rn rd rt rt2 imm
44 &ldrex rn rt rt2 imm
45 &bfx rd rn lsb widthm1
46 &bfi rd rn lsb msb
47 &sat rd rn satimm imm sh
48 &pkh rd rn rm imm tb
50 # Data-processing (register)
52 @s_rrr_shi ---- ... .... s:1 rn:4 rd:4 shim:5 shty:2 . rm:4 \
53 &s_rrr_shi
54 @s_rxr_shi ---- ... .... s:1 .... rd:4 shim:5 shty:2 . rm:4 \
55 &s_rrr_shi rn=0
56 @S_xrr_shi ---- ... .... . rn:4 .... shim:5 shty:2 . rm:4 \
57 &s_rrr_shi s=1 rd=0
59 AND_rrri .... 000 0000 . .... .... ..... .. 0 .... @s_rrr_shi
60 EOR_rrri .... 000 0001 . .... .... ..... .. 0 .... @s_rrr_shi
61 SUB_rrri .... 000 0010 . .... .... ..... .. 0 .... @s_rrr_shi
62 RSB_rrri .... 000 0011 . .... .... ..... .. 0 .... @s_rrr_shi
63 ADD_rrri .... 000 0100 . .... .... ..... .. 0 .... @s_rrr_shi
64 ADC_rrri .... 000 0101 . .... .... ..... .. 0 .... @s_rrr_shi
65 SBC_rrri .... 000 0110 . .... .... ..... .. 0 .... @s_rrr_shi
66 RSC_rrri .... 000 0111 . .... .... ..... .. 0 .... @s_rrr_shi
67 TST_xrri .... 000 1000 1 .... 0000 ..... .. 0 .... @S_xrr_shi
68 TEQ_xrri .... 000 1001 1 .... 0000 ..... .. 0 .... @S_xrr_shi
69 CMP_xrri .... 000 1010 1 .... 0000 ..... .. 0 .... @S_xrr_shi
70 CMN_xrri .... 000 1011 1 .... 0000 ..... .. 0 .... @S_xrr_shi
71 ORR_rrri .... 000 1100 . .... .... ..... .. 0 .... @s_rrr_shi
72 MOV_rxri .... 000 1101 . 0000 .... ..... .. 0 .... @s_rxr_shi
73 BIC_rrri .... 000 1110 . .... .... ..... .. 0 .... @s_rrr_shi
74 MVN_rxri .... 000 1111 . 0000 .... ..... .. 0 .... @s_rxr_shi
76 %imm16 16:4 0:12
77 @mov16 ---- .... .... .... rd:4 ............ &ri imm=%imm16
79 MOVW .... 0011 0000 .... .... ............ @mov16
80 MOVT .... 0011 0100 .... .... ............ @mov16
82 # Data-processing (register-shifted register)
84 @s_rrr_shr ---- ... .... s:1 rn:4 rd:4 rs:4 . shty:2 . rm:4 \
85 &s_rrr_shr
86 @s_rxr_shr ---- ... .... s:1 .... rd:4 rs:4 . shty:2 . rm:4 \
87 &s_rrr_shr rn=0
88 @S_xrr_shr ---- ... .... . rn:4 .... rs:4 . shty:2 . rm:4 \
89 &s_rrr_shr rd=0 s=1
91 AND_rrrr .... 000 0000 . .... .... .... 0 .. 1 .... @s_rrr_shr
92 EOR_rrrr .... 000 0001 . .... .... .... 0 .. 1 .... @s_rrr_shr
93 SUB_rrrr .... 000 0010 . .... .... .... 0 .. 1 .... @s_rrr_shr
94 RSB_rrrr .... 000 0011 . .... .... .... 0 .. 1 .... @s_rrr_shr
95 ADD_rrrr .... 000 0100 . .... .... .... 0 .. 1 .... @s_rrr_shr
96 ADC_rrrr .... 000 0101 . .... .... .... 0 .. 1 .... @s_rrr_shr
97 SBC_rrrr .... 000 0110 . .... .... .... 0 .. 1 .... @s_rrr_shr
98 RSC_rrrr .... 000 0111 . .... .... .... 0 .. 1 .... @s_rrr_shr
99 TST_xrrr .... 000 1000 1 .... 0000 .... 0 .. 1 .... @S_xrr_shr
100 TEQ_xrrr .... 000 1001 1 .... 0000 .... 0 .. 1 .... @S_xrr_shr
101 CMP_xrrr .... 000 1010 1 .... 0000 .... 0 .. 1 .... @S_xrr_shr
102 CMN_xrrr .... 000 1011 1 .... 0000 .... 0 .. 1 .... @S_xrr_shr
103 ORR_rrrr .... 000 1100 . .... .... .... 0 .. 1 .... @s_rrr_shr
104 MOV_rxrr .... 000 1101 . 0000 .... .... 0 .. 1 .... @s_rxr_shr
105 BIC_rrrr .... 000 1110 . .... .... .... 0 .. 1 .... @s_rrr_shr
106 MVN_rxrr .... 000 1111 . 0000 .... .... 0 .. 1 .... @s_rxr_shr
108 # Data-processing (immediate)
110 %a32extrot 8:4 !function=times_2
112 @s_rri_rot ---- ... .... s:1 rn:4 rd:4 .... imm:8 \
113 &s_rri_rot rot=%a32extrot
114 @s_rxi_rot ---- ... .... s:1 .... rd:4 .... imm:8 \
115 &s_rri_rot rot=%a32extrot rn=0
116 @S_xri_rot ---- ... .... . rn:4 .... .... imm:8 \
117 &s_rri_rot rot=%a32extrot rd=0 s=1
119 AND_rri .... 001 0000 . .... .... ............ @s_rri_rot
120 EOR_rri .... 001 0001 . .... .... ............ @s_rri_rot
121 SUB_rri .... 001 0010 . .... .... ............ @s_rri_rot
122 RSB_rri .... 001 0011 . .... .... ............ @s_rri_rot
123 ADD_rri .... 001 0100 . .... .... ............ @s_rri_rot
124 ADC_rri .... 001 0101 . .... .... ............ @s_rri_rot
125 SBC_rri .... 001 0110 . .... .... ............ @s_rri_rot
126 RSC_rri .... 001 0111 . .... .... ............ @s_rri_rot
127 TST_xri .... 001 1000 1 .... 0000 ............ @S_xri_rot
128 TEQ_xri .... 001 1001 1 .... 0000 ............ @S_xri_rot
129 CMP_xri .... 001 1010 1 .... 0000 ............ @S_xri_rot
130 CMN_xri .... 001 1011 1 .... 0000 ............ @S_xri_rot
131 ORR_rri .... 001 1100 . .... .... ............ @s_rri_rot
132 MOV_rxi .... 001 1101 . 0000 .... ............ @s_rxi_rot
133 BIC_rri .... 001 1110 . .... .... ............ @s_rri_rot
134 MVN_rxi .... 001 1111 . 0000 .... ............ @s_rxi_rot
136 # Multiply and multiply accumulate
138 @s_rdamn ---- .... ... s:1 rd:4 ra:4 rm:4 .... rn:4 &s_rrrr
139 @s_rd0mn ---- .... ... s:1 rd:4 .... rm:4 .... rn:4 &s_rrrr ra=0
140 @rdamn ---- .... ... . rd:4 ra:4 rm:4 .... rn:4 &rrrr
141 @rd0mn ---- .... ... . rd:4 .... rm:4 .... rn:4 &rrrr ra=0
143 MUL .... 0000 000 . .... 0000 .... 1001 .... @s_rd0mn
144 MLA .... 0000 001 . .... .... .... 1001 .... @s_rdamn
145 UMAAL .... 0000 010 0 .... .... .... 1001 .... @rdamn
146 MLS .... 0000 011 0 .... .... .... 1001 .... @rdamn
147 UMULL .... 0000 100 . .... .... .... 1001 .... @s_rdamn
148 UMLAL .... 0000 101 . .... .... .... 1001 .... @s_rdamn
149 SMULL .... 0000 110 . .... .... .... 1001 .... @s_rdamn
150 SMLAL .... 0000 111 . .... .... .... 1001 .... @s_rdamn
152 # Saturating addition and subtraction
154 @rndm ---- .... .... rn:4 rd:4 .... .... rm:4 &rrr
156 QADD .... 0001 0000 .... .... 0000 0101 .... @rndm
157 QSUB .... 0001 0010 .... .... 0000 0101 .... @rndm
158 QDADD .... 0001 0100 .... .... 0000 0101 .... @rndm
159 QDSUB .... 0001 0110 .... .... 0000 0101 .... @rndm
161 # Halfword multiply and multiply accumulate
163 SMLABB .... 0001 0000 .... .... .... 1000 .... @rdamn
164 SMLABT .... 0001 0000 .... .... .... 1100 .... @rdamn
165 SMLATB .... 0001 0000 .... .... .... 1010 .... @rdamn
166 SMLATT .... 0001 0000 .... .... .... 1110 .... @rdamn
167 SMLAWB .... 0001 0010 .... .... .... 1000 .... @rdamn
168 SMULWB .... 0001 0010 .... 0000 .... 1010 .... @rd0mn
169 SMLAWT .... 0001 0010 .... .... .... 1100 .... @rdamn
170 SMULWT .... 0001 0010 .... 0000 .... 1110 .... @rd0mn
171 SMLALBB .... 0001 0100 .... .... .... 1000 .... @rdamn
172 SMLALBT .... 0001 0100 .... .... .... 1100 .... @rdamn
173 SMLALTB .... 0001 0100 .... .... .... 1010 .... @rdamn
174 SMLALTT .... 0001 0100 .... .... .... 1110 .... @rdamn
175 SMULBB .... 0001 0110 .... 0000 .... 1000 .... @rd0mn
176 SMULBT .... 0001 0110 .... 0000 .... 1100 .... @rd0mn
177 SMULTB .... 0001 0110 .... 0000 .... 1010 .... @rd0mn
178 SMULTT .... 0001 0110 .... 0000 .... 1110 .... @rd0mn
180 # MSR (immediate) and hints
182 &msr_i r mask rot imm
183 @msr_i ---- .... .... mask:4 .... rot:4 imm:8 &msr_i
185 {
186 {
187 YIELD ---- 0011 0010 0000 1111 ---- 0000 0001
188 WFE ---- 0011 0010 0000 1111 ---- 0000 0010
189 WFI ---- 0011 0010 0000 1111 ---- 0000 0011
191 # TODO: Implement SEV, SEVL; may help SMP performance.
192 # SEV ---- 0011 0010 0000 1111 ---- 0000 0100
193 # SEVL ---- 0011 0010 0000 1111 ---- 0000 0101
195 # The canonical nop ends in 00000000, but the whole of the
196 # rest of the space executes as nop if otherwise unsupported.
197 NOP ---- 0011 0010 0000 1111 ---- ---- ----
198 }
199 # Note mask = 0 is covered by NOP
200 MSR_imm .... 0011 0010 .... 1111 .... .... .... @msr_i r=0
201 }
202 MSR_imm .... 0011 0110 .... 1111 .... .... .... @msr_i r=1
204 # Cyclic Redundancy Check
206 CRC32B .... 0001 0000 .... .... 0000 0100 .... @rndm
207 CRC32H .... 0001 0010 .... .... 0000 0100 .... @rndm
208 CRC32W .... 0001 0100 .... .... 0000 0100 .... @rndm
209 CRC32CB .... 0001 0000 .... .... 0010 0100 .... @rndm
210 CRC32CH .... 0001 0010 .... .... 0010 0100 .... @rndm
211 CRC32CW .... 0001 0100 .... .... 0010 0100 .... @rndm
213 # Miscellaneous instructions
215 %sysm 8:1 16:4
216 %imm16_8_0 8:12 0:4
218 @rm ---- .... .... .... .... .... .... rm:4 &r
219 @rdm ---- .... .... .... rd:4 .... .... rm:4 &rr
220 @i16 ---- .... .... .... .... .... .... .... &i imm=%imm16_8_0
222 MRS_bank ---- 0001 0 r:1 00 .... rd:4 001. 0000 0000 &mrs_bank %sysm
223 MSR_bank ---- 0001 0 r:1 10 .... 1111 001. 0000 rn:4 &msr_bank %sysm
225 MRS_reg ---- 0001 0 r:1 00 1111 rd:4 0000 0000 0000 &mrs_reg
226 MSR_reg ---- 0001 0 r:1 10 mask:4 1111 0000 0000 rn:4 &msr_reg
228 BX .... 0001 0010 1111 1111 1111 0001 .... @rm
229 BXJ .... 0001 0010 1111 1111 1111 0010 .... @rm
230 BLX_r .... 0001 0010 1111 1111 1111 0011 .... @rm
232 CLZ .... 0001 0110 1111 .... 1111 0001 .... @rdm
234 ERET ---- 0001 0110 0000 0000 0000 0110 1110
236 HLT .... 0001 0000 .... .... .... 0111 .... @i16
237 BKPT .... 0001 0010 .... .... .... 0111 .... @i16
238 HVC .... 0001 0100 .... .... .... 0111 .... @i16
239 SMC ---- 0001 0110 0000 0000 0000 0111 imm:4 &i
241 # Load/Store Dual, Half, Signed Byte (register)
243 @ldst_rr_p1w ---- ...1 u:1 . w:1 . rn:4 rt:4 .... .... rm:4 \
244 &ldst_rr p=1 shimm=0 shtype=0
245 @ldst_rr_pw0 ---- ...0 u:1 . 0 . rn:4 rt:4 .... .... rm:4 \
246 &ldst_rr p=0 w=0 shimm=0 shtype=0
248 STRH_rr .... 000. .0.0 .... .... 0000 1011 .... @ldst_rr_pw0
249 STRH_rr .... 000. .0.0 .... .... 0000 1011 .... @ldst_rr_p1w
251 LDRD_rr .... 000. .0.0 .... .... 0000 1101 .... @ldst_rr_pw0
252 LDRD_rr .... 000. .0.0 .... .... 0000 1101 .... @ldst_rr_p1w
254 STRD_rr .... 000. .0.0 .... .... 0000 1111 .... @ldst_rr_pw0
255 STRD_rr .... 000. .0.0 .... .... 0000 1111 .... @ldst_rr_p1w
257 LDRH_rr .... 000. .0.1 .... .... 0000 1011 .... @ldst_rr_pw0
258 LDRH_rr .... 000. .0.1 .... .... 0000 1011 .... @ldst_rr_p1w
260 LDRSB_rr .... 000. .0.1 .... .... 0000 1101 .... @ldst_rr_pw0
261 LDRSB_rr .... 000. .0.1 .... .... 0000 1101 .... @ldst_rr_p1w
263 LDRSH_rr .... 000. .0.1 .... .... 0000 1111 .... @ldst_rr_pw0
264 LDRSH_rr .... 000. .0.1 .... .... 0000 1111 .... @ldst_rr_p1w
266 # Note the unpriv load/stores use the previously invalid P=0, W=1 encoding,
267 # and act as normal post-indexed (P=0, W=0).
268 @ldst_rr_p0w1 ---- ...0 u:1 . 1 . rn:4 rt:4 .... .... rm:4 \
269 &ldst_rr p=0 w=0 shimm=0 shtype=0
271 STRHT_rr .... 000. .0.0 .... .... 0000 1011 .... @ldst_rr_p0w1
272 LDRHT_rr .... 000. .0.1 .... .... 0000 1011 .... @ldst_rr_p0w1
273 LDRSBT_rr .... 000. .0.1 .... .... 0000 1101 .... @ldst_rr_p0w1
274 LDRSHT_rr .... 000. .0.1 .... .... 0000 1111 .... @ldst_rr_p0w1
276 # Load/Store word and unsigned byte (register)
278 @ldst_rs_p1w ---- ...1 u:1 . w:1 . rn:4 rt:4 shimm:5 shtype:2 . rm:4 \
279 &ldst_rr p=1
280 @ldst_rs_pw0 ---- ...0 u:1 . 0 . rn:4 rt:4 shimm:5 shtype:2 . rm:4 \
281 &ldst_rr p=0 w=0
283 STR_rr .... 011. .0.0 .... .... .... ...0 .... @ldst_rs_pw0
284 STR_rr .... 011. .0.0 .... .... .... ...0 .... @ldst_rs_p1w
285 STRB_rr .... 011. .1.0 .... .... .... ...0 .... @ldst_rs_pw0
286 STRB_rr .... 011. .1.0 .... .... .... ...0 .... @ldst_rs_p1w
288 LDR_rr .... 011. .0.1 .... .... .... ...0 .... @ldst_rs_pw0
289 LDR_rr .... 011. .0.1 .... .... .... ...0 .... @ldst_rs_p1w
290 LDRB_rr .... 011. .1.1 .... .... .... ...0 .... @ldst_rs_pw0
291 LDRB_rr .... 011. .1.1 .... .... .... ...0 .... @ldst_rs_p1w
293 @ldst_rs_p0w1 ---- ...0 u:1 . 1 . rn:4 rt:4 shimm:5 shtype:2 . rm:4 \
294 &ldst_rr p=0 w=0
296 STRT_rr .... 011. .0.0 .... .... .... ...0 .... @ldst_rs_p0w1
297 STRBT_rr .... 011. .1.0 .... .... .... ...0 .... @ldst_rs_p0w1
298 LDRT_rr .... 011. .0.1 .... .... .... ...0 .... @ldst_rs_p0w1
299 LDRBT_rr .... 011. .1.1 .... .... .... ...0 .... @ldst_rs_p0w1
301 # Load/Store Dual, Half, Signed Byte (immediate)
303 %imm8s_8_0 8:4 0:4
304 @ldst_ri8_p1w ---- ...1 u:1 . w:1 . rn:4 rt:4 .... .... .... \
305 &ldst_ri imm=%imm8s_8_0 p=1
306 @ldst_ri8_pw0 ---- ...0 u:1 . 0 . rn:4 rt:4 .... .... .... \
307 &ldst_ri imm=%imm8s_8_0 p=0 w=0
309 STRH_ri .... 000. .1.0 .... .... .... 1011 .... @ldst_ri8_pw0
310 STRH_ri .... 000. .1.0 .... .... .... 1011 .... @ldst_ri8_p1w
312 LDRD_ri_a32 .... 000. .1.0 .... .... .... 1101 .... @ldst_ri8_pw0
313 LDRD_ri_a32 .... 000. .1.0 .... .... .... 1101 .... @ldst_ri8_p1w
315 STRD_ri_a32 .... 000. .1.0 .... .... .... 1111 .... @ldst_ri8_pw0
316 STRD_ri_a32 .... 000. .1.0 .... .... .... 1111 .... @ldst_ri8_p1w
318 LDRH_ri .... 000. .1.1 .... .... .... 1011 .... @ldst_ri8_pw0
319 LDRH_ri .... 000. .1.1 .... .... .... 1011 .... @ldst_ri8_p1w
321 LDRSB_ri .... 000. .1.1 .... .... .... 1101 .... @ldst_ri8_pw0
322 LDRSB_ri .... 000. .1.1 .... .... .... 1101 .... @ldst_ri8_p1w
324 LDRSH_ri .... 000. .1.1 .... .... .... 1111 .... @ldst_ri8_pw0
325 LDRSH_ri .... 000. .1.1 .... .... .... 1111 .... @ldst_ri8_p1w
327 # Note the unpriv load/stores use the previously invalid P=0, W=1 encoding,
328 # and act as normal post-indexed (P=0, W=0).
329 @ldst_ri8_p0w1 ---- ...0 u:1 . 1 . rn:4 rt:4 .... .... .... \
330 &ldst_ri imm=%imm8s_8_0 p=0 w=0
332 STRHT_ri .... 000. .1.0 .... .... .... 1011 .... @ldst_ri8_p0w1
333 LDRHT_ri .... 000. .1.1 .... .... .... 1011 .... @ldst_ri8_p0w1
334 LDRSBT_ri .... 000. .1.1 .... .... .... 1101 .... @ldst_ri8_p0w1
335 LDRSHT_ri .... 000. .1.1 .... .... .... 1111 .... @ldst_ri8_p0w1
337 # Load/Store word and unsigned byte (immediate)
339 @ldst_ri12_p1w ---- ...1 u:1 . w:1 . rn:4 rt:4 imm:12 &ldst_ri p=1
340 @ldst_ri12_pw0 ---- ...0 u:1 . 0 . rn:4 rt:4 imm:12 &ldst_ri p=0 w=0
342 STR_ri .... 010. .0.0 .... .... ............ @ldst_ri12_p1w
343 STR_ri .... 010. .0.0 .... .... ............ @ldst_ri12_pw0
344 STRB_ri .... 010. .1.0 .... .... ............ @ldst_ri12_p1w
345 STRB_ri .... 010. .1.0 .... .... ............ @ldst_ri12_pw0
347 LDR_ri .... 010. .0.1 .... .... ............ @ldst_ri12_p1w
348 LDR_ri .... 010. .0.1 .... .... ............ @ldst_ri12_pw0
349 LDRB_ri .... 010. .1.1 .... .... ............ @ldst_ri12_p1w
350 LDRB_ri .... 010. .1.1 .... .... ............ @ldst_ri12_pw0
352 @ldst_ri12_p0w1 ---- ...0 u:1 . 1 . rn:4 rt:4 imm:12 &ldst_ri p=0 w=0
354 STRT_ri .... 010. .0.0 .... .... ............ @ldst_ri12_p0w1
355 STRBT_ri .... 010. .1.0 .... .... ............ @ldst_ri12_p0w1
356 LDRT_ri .... 010. .0.1 .... .... ............ @ldst_ri12_p0w1
357 LDRBT_ri .... 010. .1.1 .... .... ............ @ldst_ri12_p0w1
359 # Synchronization primitives
361 @swp ---- .... .... rn:4 rt:4 .... .... rt2:4
363 SWP .... 0001 0000 .... .... 0000 1001 .... @swp
364 SWPB .... 0001 0100 .... .... 0000 1001 .... @swp
366 # Load/Store Exclusive and Load-Acquire/Store-Release
367 #
368 # Note rt2 for STREXD/LDREXD is set by the helper after checking rt is even.
370 @strex ---- .... .... rn:4 rd:4 .... .... rt:4 \
371 &strex imm=0 rt2=15
372 @ldrex ---- .... .... rn:4 rt:4 .... .... .... \
373 &ldrex imm=0 rt2=15
374 @stl ---- .... .... rn:4 .... .... .... rt:4 \
375 &ldrex imm=0 rt2=15
377 STREX .... 0001 1000 .... .... 1111 1001 .... @strex
378 STREXD_a32 .... 0001 1010 .... .... 1111 1001 .... @strex
379 STREXB .... 0001 1100 .... .... 1111 1001 .... @strex
380 STREXH .... 0001 1110 .... .... 1111 1001 .... @strex
382 STLEX .... 0001 1000 .... .... 1110 1001 .... @strex
383 STLEXD_a32 .... 0001 1010 .... .... 1110 1001 .... @strex
384 STLEXB .... 0001 1100 .... .... 1110 1001 .... @strex
385 STLEXH .... 0001 1110 .... .... 1110 1001 .... @strex
387 STL .... 0001 1000 .... 1111 1100 1001 .... @stl
388 STLB .... 0001 1100 .... 1111 1100 1001 .... @stl
389 STLH .... 0001 1110 .... 1111 1100 1001 .... @stl
391 LDREX .... 0001 1001 .... .... 1111 1001 1111 @ldrex
392 LDREXD_a32 .... 0001 1011 .... .... 1111 1001 1111 @ldrex
393 LDREXB .... 0001 1101 .... .... 1111 1001 1111 @ldrex
394 LDREXH .... 0001 1111 .... .... 1111 1001 1111 @ldrex
396 LDAEX .... 0001 1001 .... .... 1110 1001 1111 @ldrex
397 LDAEXD_a32 .... 0001 1011 .... .... 1110 1001 1111 @ldrex
398 LDAEXB .... 0001 1101 .... .... 1110 1001 1111 @ldrex
399 LDAEXH .... 0001 1111 .... .... 1110 1001 1111 @ldrex
401 LDA .... 0001 1001 .... .... 1100 1001 1111 @ldrex
402 LDAB .... 0001 1101 .... .... 1100 1001 1111 @ldrex
403 LDAH .... 0001 1111 .... .... 1100 1001 1111 @ldrex
405 # Media instructions
407 # usad8 is usada8 w/ ra=15
408 USADA8 ---- 0111 1000 rd:4 ra:4 rm:4 0001 rn:4
410 # ubfx and sbfx
411 @bfx ---- .... ... widthm1:5 rd:4 lsb:5 ... rn:4 &bfx
413 SBFX .... 0111 101 ..... .... ..... 101 .... @bfx
414 UBFX .... 0111 111 ..... .... ..... 101 .... @bfx
416 # bfc is bfi w/ rn=15
417 BFCI ---- 0111 110 msb:5 rd:4 lsb:5 001 rn:4 &bfi
419 # While we could get UDEF by not including this, add the pattern for
420 # documentation and to conflict with any other typos in this file.
421 UDF 1110 0111 1111 ---- ---- ---- 1111 ----
423 # Parallel addition and subtraction
425 SADD16 .... 0110 0001 .... .... 1111 0001 .... @rndm
426 SASX .... 0110 0001 .... .... 1111 0011 .... @rndm
427 SSAX .... 0110 0001 .... .... 1111 0101 .... @rndm
428 SSUB16 .... 0110 0001 .... .... 1111 0111 .... @rndm
429 SADD8 .... 0110 0001 .... .... 1111 1001 .... @rndm
430 SSUB8 .... 0110 0001 .... .... 1111 1111 .... @rndm
432 QADD16 .... 0110 0010 .... .... 1111 0001 .... @rndm
433 QASX .... 0110 0010 .... .... 1111 0011 .... @rndm
434 QSAX .... 0110 0010 .... .... 1111 0101 .... @rndm
435 QSUB16 .... 0110 0010 .... .... 1111 0111 .... @rndm
436 QADD8 .... 0110 0010 .... .... 1111 1001 .... @rndm
437 QSUB8 .... 0110 0010 .... .... 1111 1111 .... @rndm
439 SHADD16 .... 0110 0011 .... .... 1111 0001 .... @rndm
440 SHASX .... 0110 0011 .... .... 1111 0011 .... @rndm
441 SHSAX .... 0110 0011 .... .... 1111 0101 .... @rndm
442 SHSUB16 .... 0110 0011 .... .... 1111 0111 .... @rndm
443 SHADD8 .... 0110 0011 .... .... 1111 1001 .... @rndm
444 SHSUB8 .... 0110 0011 .... .... 1111 1111 .... @rndm
446 UADD16 .... 0110 0101 .... .... 1111 0001 .... @rndm
447 UASX .... 0110 0101 .... .... 1111 0011 .... @rndm
448 USAX .... 0110 0101 .... .... 1111 0101 .... @rndm
449 USUB16 .... 0110 0101 .... .... 1111 0111 .... @rndm
450 UADD8 .... 0110 0101 .... .... 1111 1001 .... @rndm
451 USUB8 .... 0110 0101 .... .... 1111 1111 .... @rndm
453 UQADD16 .... 0110 0110 .... .... 1111 0001 .... @rndm
454 UQASX .... 0110 0110 .... .... 1111 0011 .... @rndm
455 UQSAX .... 0110 0110 .... .... 1111 0101 .... @rndm
456 UQSUB16 .... 0110 0110 .... .... 1111 0111 .... @rndm
457 UQADD8 .... 0110 0110 .... .... 1111 1001 .... @rndm
458 UQSUB8 .... 0110 0110 .... .... 1111 1111 .... @rndm
460 UHADD16 .... 0110 0111 .... .... 1111 0001 .... @rndm
461 UHASX .... 0110 0111 .... .... 1111 0011 .... @rndm
462 UHSAX .... 0110 0111 .... .... 1111 0101 .... @rndm
463 UHSUB16 .... 0110 0111 .... .... 1111 0111 .... @rndm
464 UHADD8 .... 0110 0111 .... .... 1111 1001 .... @rndm
465 UHSUB8 .... 0110 0111 .... .... 1111 1111 .... @rndm
467 # Packing, unpacking, saturation, and reversal
469 PKH ---- 0110 1000 rn:4 rd:4 imm:5 tb:1 01 rm:4 &pkh
471 @sat ---- .... ... satimm:5 rd:4 imm:5 sh:1 .. rn:4 &sat
472 @sat16 ---- .... .... satimm:4 rd:4 .... .... rn:4 \
473 &sat imm=0 sh=0
475 SSAT .... 0110 101. .... .... .... ..01 .... @sat
476 USAT .... 0110 111. .... .... .... ..01 .... @sat
478 SSAT16 .... 0110 1010 .... .... 1111 0011 .... @sat16
479 USAT16 .... 0110 1110 .... .... 1111 0011 .... @sat16
481 @rrr_rot ---- .... .... rn:4 rd:4 rot:2 ...... rm:4 &rrr_rot
483 SXTAB16 .... 0110 1000 .... .... ..00 0111 .... @rrr_rot
484 SXTAB .... 0110 1010 .... .... ..00 0111 .... @rrr_rot
485 SXTAH .... 0110 1011 .... .... ..00 0111 .... @rrr_rot
486 UXTAB16 .... 0110 1100 .... .... ..00 0111 .... @rrr_rot
487 UXTAB .... 0110 1110 .... .... ..00 0111 .... @rrr_rot
488 UXTAH .... 0110 1111 .... .... ..00 0111 .... @rrr_rot
490 SEL .... 0110 1000 .... .... 1111 1011 .... @rndm
491 REV .... 0110 1011 1111 .... 1111 0011 .... @rdm
492 REV16 .... 0110 1011 1111 .... 1111 1011 .... @rdm
493 REVSH .... 0110 1111 1111 .... 1111 1011 .... @rdm
494 RBIT .... 0110 1111 1111 .... 1111 0011 .... @rdm
496 # Signed multiply, signed and unsigned divide
498 @rdmn ---- .... .... rd:4 .... rm:4 .... rn:4 &rrr
500 SMLAD .... 0111 0000 .... .... .... 0001 .... @rdamn
501 SMLADX .... 0111 0000 .... .... .... 0011 .... @rdamn
502 SMLSD .... 0111 0000 .... .... .... 0101 .... @rdamn
503 SMLSDX .... 0111 0000 .... .... .... 0111 .... @rdamn
505 SDIV .... 0111 0001 .... 1111 .... 0001 .... @rdmn
506 UDIV .... 0111 0011 .... 1111 .... 0001 .... @rdmn
508 SMLALD .... 0111 0100 .... .... .... 0001 .... @rdamn
509 SMLALDX .... 0111 0100 .... .... .... 0011 .... @rdamn
510 SMLSLD .... 0111 0100 .... .... .... 0101 .... @rdamn
511 SMLSLDX .... 0111 0100 .... .... .... 0111 .... @rdamn
513 SMMLA .... 0111 0101 .... .... .... 0001 .... @rdamn
514 SMMLAR .... 0111 0101 .... .... .... 0011 .... @rdamn
515 SMMLS .... 0111 0101 .... .... .... 1101 .... @rdamn
516 SMMLSR .... 0111 0101 .... .... .... 1111 .... @rdamn