tcl/board/at91sam9g20-ek.cfg

   1 # SPDX-License-Identifier: GPL-2.0-or-later
   2
   3 #################################################################################################
   4 #                                                                                               #
   5 # Author: Gary Carlson (gcarlson@carlson-minot.com)                                             #
   6 # Generated for Atmel AT91SAM9G20-EK evaluation board using Atmel SAM-ICE (J-Link) version 8.   #
   7 #                                                                                               #
   8 #################################################################################################
   9
  10 source [find target/at91sam9g20.cfg]
  11
  12 set _FLASHTYPE nandflash_cs3
  13
  14 # Set reset type.  Note that the AT91SAM9G20-EK board has the trst signal disconnected.  Therefore
  15 # the reset needs to be configured for "srst_only".  If for some reason, a zero-ohm jumper is
  16 # added to the board to connect the trst signal, then this parameter may need to be changed.
  17
  18 reset_config srst_only
  19
  20 adapter srst delay 200
  21 jtag_ntrst_delay 200
  22
  23 # If you don't want to execute built-in boot rom code (and there are good reasons at times not to do that) in the
  24 # AT91SAM9 family, the microcontroller is a lump on a log without initialization.  Because this family has
  25 # some powerful features, we want to have a special function that handles "reset init".  To do this we declare
  26 # an event handler where these special activities can take place.
  27
  28 scan_chain
  29 $_TARGETNAME configure -event reset-init {at91sam9g20_reset_init}
  30 $_TARGETNAME configure -event reset-start {at91sam9g20_reset_start}
  31
  32 # NandFlash configuration and definition
  33
  34 nand device nandflash_cs3 at91sam9 $_TARGETNAME 0x40000000 0xfffffe800
  35 at91sam9 cle 0 22
  36 at91sam9 ale 0 21
  37 at91sam9 rdy_busy 0 0xfffff800 13
  38 at91sam9 ce 0 0xfffff800 14
  39
  40 proc read_register {register} {
  41         return [read_memory $register 32 1]
  42 }
  43
  44 proc at91sam9g20_reset_start { } {
  45
  46         # Make sure that the the jtag is running slow, since there are a number of different ways the board
  47         # can be configured coming into this state that can cause communication problems with the jtag
  48         # adapter.  Also since this call can be made following a "reset init" where fast memory accesses
  49         # are enabled, need to temporarily shut this down so that the RSTC_MR register can be written at slower
  50         # jtag speed without causing GDB keep alive problem.
  51
  52         arm7_9 fast_memory_access disable
  53         adapter speed 2                 ;# Slow-speed oscillator enabled at reset, so run jtag speed slow.
  54         halt                            ;# Make sure processor is halted, or error will result in following steps.
  55         wait_halt 10000
  56         mww 0xfffffd08 0xa5000501       ;# RSTC_MR : enable user reset.
  57 }
  58
  59 proc at91sam9g20_reset_init { } {
  60
  61         # At reset AT91SAM9G20 chip runs on slow clock (32.768 kHz).  To shift over to a normal clock requires
  62         # a number of steps that must be carefully performed.  The process outline below follows the
  63         # recommended procedure outlined in the AT91SAM9G20 technical manual.
  64         #
  65         # Several key and very important things to keep in mind:
  66         # The SDRAM parts used currently on the Atmel evaluation board are -75 grade parts.  This
  67         # means the master clock (MCLK) must be at or below 133 MHz or timing errors will occur.  The processor
  68         # core can operate up to 400 MHz and therefore PCLK must be at or below this to function properly.
  69
  70         mww 0xfffffd44 0x00008000       ;# WDT_MR : disable watchdog.
  71
  72         # Enable the main 18.432 MHz oscillator in CKGR_MOR register.
  73         # Wait for MOSCS in PMC_SR to assert indicating oscillator is again stable after change to CKGR_MOR.
  74
  75         mww 0xfffffc20 0x00004001
  76         while { [expr {[read_register 0xfffffc68] & 0x01}] != 1 } { sleep 1 }
  77
  78         # Set PLLA Register for 792.576 MHz (divider: bypass, multiplier: 43).
  79         # Wait for LOCKA signal in PMC_SR to assert indicating PLLA is stable.
  80
  81         mww 0xfffffc28 0x202a3f01
  82         while { [expr {[read_register 0xfffffc68] & 0x02}] != 2 } { sleep 1 }
  83
  84         # Set master system clock prescaler divide by 6 and processor clock divide by 2 in PMC_MCKR.
  85         # Wait for MCKRDY signal from PMC_SR to assert.
  86
  87         mww 0xfffffc30 0x00000101
  88         while { [expr {[read_register 0xfffffc68] & 0x08}] != 8 } { sleep 1 }
  89
  90         # Now change PMC_MCKR register to select PLLA.
  91         # Wait for MCKRDY signal from PMC_SR to assert.
  92
  93         mww 0xfffffc30 0x00001302
  94         while { [expr {[read_register 0xfffffc68] & 0x08}] != 8 } { sleep 1 }
  95
  96         # Processor and master clocks are now operating and stable at maximum frequency possible:
  97         #       -> MCLK = 132.096 MHz
  98         #       -> PCLK = 396.288 MHz
  99
 100         # Switch over to adaptive clocking.
 101
 102         adapter speed 0
 103
 104         # Enable faster DCC downloads and memory accesses.
 105
 106         arm7_9 dcc_downloads enable
 107         arm7_9 fast_memory_access enable
 108
 109         # To be able to use external SDRAM, several peripheral configuration registers must
 110         # be modified.  The first change is made to PIO_ASR to select peripheral functions
 111         # for D15 through D31.  The second change is made to the PIO_PDR register to disable
 112         # this for D15 through D31.
 113
 114         mww 0xfffff870 0xffff0000
 115         mww 0xfffff804 0xffff0000
 116
 117         # The EBI chip select register EBI_CS must be specifically configured to enable the internal SDRAM controller
 118         # using CS1.  Additionally we want CS3 assigned to NandFlash.  Also VDDIO is connected physically on
 119         # the board to the 3.3 VDC power supply so set the appropriate register bit to notify the micrcontroller.
 120
 121         mww 0xffffef1c 0x000100a
 122
 123         # The AT91SAM9G20-EK evaluation board has built-in NandFlash.  The exact physical timing characteristics
 124         # for the memory type used on the current board (MT29F2G08AACWP) can be established by setting
 125         # a number of registers.  The first step involves setting up the general I/O pins on the processor
 126         # to be able to interface and support the external memory.
 127
 128         mww 0xfffffc10 0x00000010       ;# PMC_PCER : enable PIOC clock
 129         mww 0xfffff800 0x00006000       ;# PIOC_PER : enable PIO function for 13(RDY/~BSY) and 14(~CS)
 130         mww 0xfffff810 0x00004000       ;# PIOC_OER : enable output on 14
 131         mww 0xfffff814 0x00002000       ;# PIOC_ODR : disable output on 13
 132         mww 0xfffff830 0x00004000       ;# PIOC_SODR : set 14 to disable NAND
 133
 134         # The exact physical timing characteristics for the memory type used on the current board
 135         # (MT29F2G08AACWP) can be established by setting four registers in order:  SMC_SETUP3,
 136         # SMC_PULSE3, SMC_CYCLE3, and SMC_MODE3.  Computing the exact values of these registers
 137         # is a little tedious to do here.  If you have questions about how to do this, Atmel has
 138         # a decent application note #6255B that covers this process.
 139
 140         mww 0xffffec30 0x00020002       ;# SMC_SETUP3 : 2 clock cycle setup for NRD and NWE
 141         mww 0xffffec34 0x04040404       ;# SMC_PULSE3 : 4 clock cycle pulse for all signals
 142         mww 0xffffec38 0x00070006       ;# SMC_CYCLE3 : 7 clock cycle NRD and 6 NWE cycle
 143         mww 0xffffec3C 0x00020003       ;# SMC_MODE3 : NRD and NWE control, no NWAIT, 8-bit DBW,
 144
 145         mww 0xffffe800 0x00000001       ;# ECC_CR : reset the ECC parity registers
 146         mww 0xffffe804 0x00000002       ;# ECC_MR : page size is 2112 words (word is 8 bits)
 147
 148         # Identify NandFlash bank 0.
 149
 150         nand probe nandflash_cs3
 151
 152         # The AT91SAM9G20-EK evaluation board has built-in serial data flash also.
 153
 154         # Now setup SDRAM.  This is tricky and configuration is very important for reliability!  The current calculations
 155         # are based on 2 x Micron MT48LC16M16A2-75 memory (4 M x 16 bit x 4 banks).  If you use this file as a reference
 156         # for a new board that uses different SDRAM devices or clock rates, you need to recalculate the value inserted
 157         # into the SDRAM_CR register.  Using the memory datasheet for the -75 grade part and assuming a master clock
 158         # of 132.096 MHz then the SDCLK period is equal to 7.6 ns.  This means the device requires:
 159         #
 160         #       CAS latency = 3 cycles
 161         #       TXSR = 10 cycles
 162         #       TRAS = 6 cycles
 163         #       TRCD = 3 cycles
 164         #       TRP = 3 cycles
 165         #       TRC = 9 cycles
 166         #       TWR = 2 cycles
 167         #       9 column, 13 row, 4 banks
 168         #       refresh equal to or less then 7.8 us for commercial/industrial rated devices
 169         #
 170         #       Thus SDRAM_CR = 0xa6339279
 171
 172         mww 0xffffea08 0xa6339279
 173
 174         # Next issue a 'NOP' command through the SDRAMC_MR register followed by writing a zero value into
 175         # the starting memory location for the SDRAM.
 176
 177         mww 0xffffea00 0x00000001
 178         mww 0x20000000 0
 179
 180         # Issue an 'All Banks Precharge' command through the SDRAMC_MR register followed by writing a zero
 181         # value into the starting memory location for the SDRAM.
 182
 183         mww 0xffffea00 0x00000002
 184         mww 0x20000000 0
 185
 186         # Now issue an 'Auto-Refresh' command through the SDRAMC_MR register.  Follow this operation by writing
 187         # zero values eight times into the starting memory location for the SDRAM.
 188
 189         mww 0xffffea00 0x4
 190         mww 0x20000000 0
 191         mww 0x20000000 0
 192         mww 0x20000000 0
 193         mww 0x20000000 0
 194         mww 0x20000000 0
 195         mww 0x20000000 0
 196         mww 0x20000000 0
 197         mww 0x20000000 0
 198
 199         # Almost done, so next issue a 'Load Mode Register' command followed by a zero value write to the
 200         # the starting memory location for the SDRAM.
 201
 202         mww 0xffffea00 0x3
 203         mww 0x20000000 0
 204
 205         # Signal normal mode using the SDRAMC_MR register and follow with a zero value write the the starting
 206         # memory location for the SDRAM.
 207
 208         mww 0xffffea00 0x0
 209         mww 0x20000000 0
 210
 211         # Finally set the refresh rate to about every 7 us (7.5 ns x 924 cycles).
 212
 213         mww 0xffffea04 0x0000039c
 214 }