tcl/target/gd32vf103.cfg

   1 # SPDX-License-Identifier: GPL-2.0-or-later
   2
   3 #
   4 # GigaDevice GD32VF103 target
   5 #
   6 # https://www.gigadevice.com/products/microcontrollers/gd32/risc-v/
   7 #
   8
   9 source [find mem_helper.tcl]
  10
  11 transport select jtag
  12
  13 if { [info exists CHIPNAME] } {
  14    set _CHIPNAME $CHIPNAME
  15 } else {
  16    set _CHIPNAME gd32vf103
  17 }
  18
  19 # The smallest RAM size 6kB (GD32VF103C4/T4/R4)
  20 if { [info exists WORKAREASIZE] } {
  21    set _WORKAREASIZE $WORKAREASIZE
  22 } else {
  23    set _WORKAREASIZE 0x1800
  24 }
  25
  26 jtag newtap $_CHIPNAME cpu -irlen 5 -expected-id 0x1000563d
  27
  28 set _TARGETNAME $_CHIPNAME.cpu
  29 target create $_TARGETNAME riscv -chain-position $_TARGETNAME
  30
  31 proc default_mem_access {} {
  32         riscv set_mem_access progbuf
  33 }
  34
  35 default_mem_access
  36
  37 $_TARGETNAME configure -work-area-phys 0x20000000 -work-area-size $_WORKAREASIZE -work-area-backup 0
  38
  39 set _FLASHNAME $_CHIPNAME.flash
  40 flash bank $_FLASHNAME stm32f1x 0x08000000 0 0 0 $_TARGETNAME
  41
  42 # DBGMCU_CR register cannot be set in examine-end event as the running RISC-V CPU
  43 # does not allow the debugger to access memory.
  44 # Stop watchdogs at least before flash programming.
  45 $_TARGETNAME configure -event reset-init {
  46         # DBGMCU_CR |= DBG_WWDG_STOP | DBG_IWDG_STOP
  47         mmw 0xE0042004 0x00000300 0
  48 }
  49
  50 # On this chip, ndmreset (the debug module bit that triggers a software reset)
  51 # doesn't work. So for JTAG connections without an SRST, we need to trigger a
  52 # reset manually. This is an undocumented reset sequence that's used by the
  53 # JTAG flashing script in the vendor-supplied GD32VF103 PlatformIO plugin:
  54 #
  55 #   https://github.com/sipeed/platform-gd32v/commit/f9cbb44819bc05dd2010cc815c32be0486800cc2
  56 #
  57 $_TARGETNAME configure -event reset-assert {
  58         set dmcontrol           0x10
  59         set dmcontrol_dmactive  [expr {1 << 0}]
  60         set dmcontrol_ackhavereset [expr {1 << 28}]
  61         set dmcontrol_haltreq   [expr {1 << 31}]
  62
  63         global _RESETMODE
  64
  65         # If hardware NRST signal is connected and configured (reset_config srst_only)
  66         # the device has been recently reset in 'jtag arp_init-reset', therefore
  67         # DM_DMSTATUS_ANYHAVERESET reads 1.
  68         # The following 'halt' command checks this status bit
  69         # and shows 'Hart 0 unexpectedly reset!' if set.
  70         # Prevent this message by sending an acknowledge first.
  71         set val [expr {$dmcontrol_dmactive | $dmcontrol_ackhavereset}]
  72         riscv dmi_write $dmcontrol $val
  73
  74         # Halt the core so that we can write to memory. We do this first so
  75         # that it doesn't clobber our dmcontrol configuration.
  76         halt
  77
  78         # Set haltreq appropriately for the type of reset we're doing. This
  79         # replicates what the generic RISC-V reset_assert() function would
  80         # do if we weren't overriding it. The $_RESETMODE hack sucks, but
  81         # it's the least invasive way to determine whether we need to halt.
  82         #
  83         # If we didn't override the generic handler, we'd actually still have
  84         # to do this: the default handler sets ndmreset, which prevents memory
  85         # access even though it doesn't actually trigger a reset on this chip.
  86         # So we'd need to unset it here, which involves a write to dmcontrol,
  87         # Since haltreq is write-only and there's no way to leave it unchanged,
  88         # we'd have to figure out its proper value anyway.
  89         set val $dmcontrol_dmactive
  90         if {$_RESETMODE ne "run"} {
  91                 set val [expr {$val | $dmcontrol_haltreq}]
  92         }
  93         riscv dmi_write $dmcontrol $val
  94
  95         # Unlock 0xe0042008 so that the next write triggers a reset
  96         mww 0xe004200c 0x4b5a6978
  97
  98         # We need to trigger the reset using abstract memory access, since
  99         # progbuf access tries to read a status code out of a core register
 100         # after the write happens, which fails when the core is in reset.
 101         riscv set_mem_access abstract
 102
 103         # Go!
 104         mww 0xe0042008 0x1
 105
 106         # Put the memory access mode back to what it was.
 107         default_mem_access
 108 }
 109
 110 # Capture the mode of a given reset so that we can use it later in the
 111 # reset-assert handler.
 112 proc init_reset { mode } {
 113         global _RESETMODE
 114         set _RESETMODE $mode
 115
 116         if {[using_jtag]} {
 117                 jtag arp_init-reset
 118         }
 119 }