tcl/board/xtensa-palladium-vdebug-dual.cfg

   1 # SPDX-License-Identifier: GPL-2.0-or-later
   2 # Cadence virtual debug interface
   3 # for Palladium emulation systems
   4 #
   5
   6 source [find interface/vdebug.cfg]
   7
   8 # vdebug select JTAG transport
   9 transport select jtag
  10
  11 # JTAG reset config, frequency and reset delay
  12 reset_config trst_and_srst
  13 adapter speed 50000
  14 adapter srst delay 5
  15
  16 # Future improvement: Enable backdoor memory access
  17 # set _MEMSTART 0x00000000
  18 # set _MEMSIZE 0x100000
  19
  20 # BFM hierarchical path and input clk period
  21 vdebug bfm_path Testbench.VJTAG 10ns
  22
  23 # DMA Memories to access backdoor (up to 4)
  24 # vdebug mem_path tbench.u_mcu.u_sys.u_itcm_ram.Mem $_MEMSTART $_MEMSIZE
  25
  26 # Configure dual-core TAP chain
  27 set XTENSA_NUM_CORES 2
  28
  29 # Create Xtensa target first
  30 source [find target/xtensa.cfg]
  31
  32 # Configure Xtensa core parameters next
  33 # Generate [xtensa-core-XXX.cfg] via "xt-gdb --dump-oocd-config"