target/arm_adi_v5: fix sync CSW cache on apreg write
[openocd.git] / tcl / target / dragonite.cfg
blob750fd6437cb46de0bc9a329ff3317ed65de5c095
1 ######################################
2 # Target:    Marvell Dragonite CPU core
3 ######################################
5 if { [info exists CHIPNAME] } {
6    set _CHIPNAME $CHIPNAME
7 } else {
8    set _CHIPNAME dragonite
11 if { [info exists ENDIAN] } {
12    set _ENDIAN $ENDIAN
13 } else {
14    set _ENDIAN little
17 if { [info exists CPUTAPID] } {
18    set _CPUTAPID $CPUTAPID
19 } else {
20    set _CPUTAPID 0x121003d3
23 jtag newtap $_CHIPNAME cpu -irlen 4 -ircapture 0x1 -irmask 0xf -expected-id $_CPUTAPID
25 set _TARGETNAME $_CHIPNAME.cpu
26 target create $_TARGETNAME dragonite -endian $_ENDIAN -chain-position $_TARGETNAME
28 reset_config trst_and_srst
29 adapter_nsrst_delay 200
30 jtag_ntrst_delay 200