target/arm_adi_v5: fix sync CSW cache on apreg write
[openocd.git] / tcl / board / sifive-hifive1.cfg
blob9bc66701cf19f2ce7ca348acef24c5c419e5102a
1 adapter_khz     10000
3 interface ftdi
4 ftdi_device_desc "Dual RS232-HS"
5 ftdi_vid_pid 0x0403 0x6010
7 ftdi_layout_init 0x0008 0x001b
8 ftdi_layout_signal nSRST -oe 0x0020 -data 0x0020
10 #Reset Stretcher logic on FE310 is ~1 second long
11 #This doesn't apply if you use
12 # ftdi_set_signal, but still good to document
13 #adapter_nsrst_delay 1500
15 set _CHIPNAME riscv
16 jtag newtap $_CHIPNAME cpu -irlen 5 -expected-id 0x10e31913
18 set _TARGETNAME $_CHIPNAME.cpu
19 target create $_TARGETNAME riscv -chain-position $_TARGETNAME
20 $_TARGETNAME configure -work-area-phys 0x80000000 -work-area-size 10000 -work-area-backup 1
22 flash bank onboard_spi_flash fespi 0x20000000 0 0 0 $_TARGETNAME
23 init
24 #reset -- This type of reset is not implemented yet
25 if {[ info exists pulse_srst]} {
26   ftdi_set_signal nSRST 0
27   ftdi_set_signal nSRST z
28   #Wait for the reset stretcher
29   #It will work without this, but
30   #will incur lots of delays for later commands.
31   sleep 1500
33 halt
34 flash protect 0 64 last off