gcc/config/rs6000/constraints.md

   1 ;; Constraint definitions for RS6000
   2 ;; Copyright (C) 2006-2016 Free Software Foundation, Inc.
   3 ;;
   4 ;; This file is part of GCC.
   5 ;;
   6 ;; GCC is free software; you can redistribute it and/or modify
   7 ;; it under the terms of the GNU General Public License as published by
   8 ;; the Free Software Foundation; either version 3, or (at your option)
   9 ;; any later version.
  10 ;;
  11 ;; GCC is distributed in the hope that it will be useful,
  12 ;; but WITHOUT ANY WARRANTY; without even the implied warranty of
  13 ;; MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14 ;; GNU General Public License for more details.
  15 ;;
  16 ;; You should have received a copy of the GNU General Public License
  17 ;; along with GCC; see the file COPYING3.  If not see
  18 ;; <http://www.gnu.org/licenses/>.
  19
  20 ;; Available constraint letters: e k q t u A B C D S T
  21
  22 ;; Register constraints
  23
  24 (define_register_constraint "f" "rs6000_constraints[RS6000_CONSTRAINT_f]"
  25   "@internal")
  26
  27 (define_register_constraint "d" "rs6000_constraints[RS6000_CONSTRAINT_d]"
  28   "@internal")
  29
  30 (define_register_constraint "b" "BASE_REGS"
  31   "@internal")
  32
  33 (define_register_constraint "h" "SPECIAL_REGS"
  34   "@internal")
  35
  36 (define_register_constraint "c" "CTR_REGS"
  37   "@internal")
  38
  39 (define_register_constraint "l" "LINK_REGS"
  40   "@internal")
  41
  42 (define_register_constraint "v" "ALTIVEC_REGS"
  43   "@internal")
  44
  45 (define_register_constraint "x" "CR0_REGS"
  46   "@internal")
  47
  48 (define_register_constraint "y" "CR_REGS"
  49   "@internal")
  50
  51 (define_register_constraint "z" "CA_REGS"
  52   "@internal")
  53
  54 ;; Use w as a prefix to add VSX modes
  55 ;; any VSX register
  56 (define_register_constraint "wa" "rs6000_constraints[RS6000_CONSTRAINT_wa]"
  57   "Any VSX register if the -mvsx option was used or NO_REGS.")
  58
  59 (define_register_constraint "wb" "rs6000_constraints[RS6000_CONSTRAINT_wb]"
  60   "Altivec register if the -mpower9-dform option was used or NO_REGS.")
  61
  62 ;; NOTE: For compatibility, "wc" is reserved to represent individual CR bits.
  63 ;; It is currently used for that purpose in LLVM.
  64
  65 (define_register_constraint "wd" "rs6000_constraints[RS6000_CONSTRAINT_wd]"
  66   "VSX vector register to hold vector double data or NO_REGS.")
  67
  68 (define_register_constraint "we" "rs6000_constraints[RS6000_CONSTRAINT_we]"
  69   "VSX register if the -mpower9-vector -m64 options were used or NO_REGS.")
  70
  71 (define_register_constraint "wf" "rs6000_constraints[RS6000_CONSTRAINT_wf]"
  72   "VSX vector register to hold vector float data or NO_REGS.")
  73
  74 (define_register_constraint "wg" "rs6000_constraints[RS6000_CONSTRAINT_wg]"
  75   "If -mmfpgpr was used, a floating point register or NO_REGS.")
  76
  77 (define_register_constraint "wh" "rs6000_constraints[RS6000_CONSTRAINT_wh]"
  78   "Floating point register if direct moves are available, or NO_REGS.")
  79
  80 (define_register_constraint "wi" "rs6000_constraints[RS6000_CONSTRAINT_wi]"
  81   "FP or VSX register to hold 64-bit integers for VSX insns or NO_REGS.")
  82
  83 (define_register_constraint "wj" "rs6000_constraints[RS6000_CONSTRAINT_wj]"
  84   "FP or VSX register to hold 64-bit integers for direct moves or NO_REGS.")
  85
  86 (define_register_constraint "wk" "rs6000_constraints[RS6000_CONSTRAINT_wk]"
  87   "FP or VSX register to hold 64-bit doubles for direct moves or NO_REGS.")
  88
  89 (define_register_constraint "wl" "rs6000_constraints[RS6000_CONSTRAINT_wl]"
  90   "Floating point register if the LFIWAX instruction is enabled or NO_REGS.")
  91
  92 (define_register_constraint "wm" "rs6000_constraints[RS6000_CONSTRAINT_wm]"
  93   "VSX register if direct move instructions are enabled, or NO_REGS.")
  94
  95 ;; NO_REGs register constraint, used to merge mov{sd,sf}, since movsd can use
  96 ;; direct move directly, and movsf can't to move between the register sets.
  97 ;; There is a mode_attr that resolves to wm for SDmode and wn for SFmode
  98 (define_register_constraint "wn" "NO_REGS" "No register (NO_REGS).")
  99
 100 (define_register_constraint "wo" "rs6000_constraints[RS6000_CONSTRAINT_wo]"
 101   "VSX register if the -mpower9-vector option was used or NO_REGS.")
 102
 103 (define_register_constraint "wp" "rs6000_constraints[RS6000_CONSTRAINT_wp]"
 104   "VSX register to use for IEEE 128-bit fp TFmode, or NO_REGS.")
 105
 106 (define_register_constraint "wq" "rs6000_constraints[RS6000_CONSTRAINT_wq]"
 107   "VSX register to use for IEEE 128-bit fp KFmode, or NO_REGS.")
 108
 109 (define_register_constraint "wr" "rs6000_constraints[RS6000_CONSTRAINT_wr]"
 110   "General purpose register if 64-bit instructions are enabled or NO_REGS.")
 111
 112 (define_register_constraint "ws" "rs6000_constraints[RS6000_CONSTRAINT_ws]"
 113   "VSX vector register to hold scalar double values or NO_REGS.")
 114
 115 (define_register_constraint "wt" "rs6000_constraints[RS6000_CONSTRAINT_wt]"
 116   "VSX vector register to hold 128 bit integer or NO_REGS.")
 117
 118 (define_register_constraint "wu" "rs6000_constraints[RS6000_CONSTRAINT_wu]"
 119   "Altivec register to use for float/32-bit int loads/stores  or NO_REGS.")
 120
 121 (define_register_constraint "wv" "rs6000_constraints[RS6000_CONSTRAINT_wv]"
 122   "Altivec register to use for double loads/stores  or NO_REGS.")
 123
 124 (define_register_constraint "ww" "rs6000_constraints[RS6000_CONSTRAINT_ww]"
 125   "FP or VSX register to perform float operations under -mvsx or NO_REGS.")
 126
 127 (define_register_constraint "wx" "rs6000_constraints[RS6000_CONSTRAINT_wx]"
 128   "Floating point register if the STFIWX instruction is enabled or NO_REGS.")
 129
 130 (define_register_constraint "wy" "rs6000_constraints[RS6000_CONSTRAINT_wy]"
 131   "FP or VSX register to perform ISA 2.07 float ops or NO_REGS.")
 132
 133 (define_register_constraint "wz" "rs6000_constraints[RS6000_CONSTRAINT_wz]"
 134   "Floating point register if the LFIWZX instruction is enabled or NO_REGS.")
 135
 136 ;; wB needs ISA 2.07 VUPKHSW
 137 (define_constraint "wB"
 138   "Signed 5-bit constant integer that can be loaded into an altivec register."
 139   (and (match_code "const_int")
 140        (and (match_test "TARGET_P8_VECTOR")
 141             (match_operand 0 "s5bit_cint_operand"))))
 142
 143 (define_constraint "wD"
 144   "Int constant that is the element number of the 64-bit scalar in a vector."
 145   (and (match_code "const_int")
 146        (match_test "TARGET_VSX && (ival == VECTOR_ELEMENT_SCALAR_64BIT)")))
 147
 148 (define_constraint "wE"
 149   "Vector constant that can be loaded with the XXSPLTIB instruction."
 150   (match_test "xxspltib_constant_nosplit (op, mode)"))
 151
 152 ;; Extended fusion store
 153 (define_memory_constraint "wF"
 154   "Memory operand suitable for power9 fusion load/stores"
 155   (match_operand 0 "fusion_addis_mem_combo_load"))
 156
 157 ;; Fusion gpr load.
 158 (define_memory_constraint "wG"
 159   "Memory operand suitable for TOC fusion memory references"
 160   (match_operand 0 "toc_fusion_mem_wrapped"))
 161
 162 (define_register_constraint "wH" "rs6000_constraints[RS6000_CONSTRAINT_wH]"
 163   "Altivec register to hold 32-bit integers or NO_REGS.")
 164
 165 (define_register_constraint "wI" "rs6000_constraints[RS6000_CONSTRAINT_wI]"
 166   "FPR register to hold 32-bit integers or NO_REGS.")
 167
 168 (define_register_constraint "wJ" "rs6000_constraints[RS6000_CONSTRAINT_wJ]"
 169   "FPR register to hold 8/16-bit integers or NO_REGS.")
 170
 171 (define_register_constraint "wK" "rs6000_constraints[RS6000_CONSTRAINT_wK]"
 172   "Altivec register to hold 8/16-bit integers or NO_REGS.")
 173
 174 (define_constraint "wL"
 175   "Int constant that is the element number mfvsrld accesses in a vector."
 176   (and (match_code "const_int")
 177        (and (match_test "TARGET_DIRECT_MOVE_128")
 178             (match_test "(ival == VECTOR_ELEMENT_MFVSRLD_64BIT)"))))
 179
 180 ;; Generate the XXORC instruction to set a register to all 1's
 181 (define_constraint "wM"
 182   "Match vector constant with all 1's if the XXLORC instruction is available"
 183   (and (match_test "TARGET_P8_VECTOR")
 184        (match_operand 0 "all_ones_constant")))
 185
 186 ;; ISA 3.0 vector d-form addresses
 187 (define_memory_constraint "wO"
 188   "Memory operand suitable for the ISA 3.0 vector d-form instructions."
 189   (match_operand 0 "vsx_quad_dform_memory_operand"))
 190
 191 ;; Lq/stq validates the address for load/store quad
 192 (define_memory_constraint "wQ"
 193   "Memory operand suitable for the load/store quad instructions"
 194   (match_operand 0 "quad_memory_operand"))
 195
 196 (define_constraint "wS"
 197   "Vector constant that can be loaded with XXSPLTIB & sign extension."
 198   (match_test "xxspltib_constant_split (op, mode)"))
 199
 200 ;; ISA 3.0 DS-form instruction that has the bottom 2 bits 0 and no update form.
 201 ;; Used by LXSD/STXSD/LXSSP/STXSSP.  In contrast to "Y", the multiple-of-four
 202 ;; offset is enforced for 32-bit too.
 203 (define_memory_constraint "wY"
 204   "Offsettable memory operand, with bottom 2 bits 0"
 205   (and (match_code "mem")
 206        (not (match_test "update_address_mem (op, mode)"))
 207        (match_test "mem_operand_ds_form (op, mode)")))
 208
 209 ;; Altivec style load/store that ignores the bottom bits of the address
 210 (define_memory_constraint "wZ"
 211   "Indexed or indirect memory operand, ignoring the bottom 4 bits"
 212   (match_operand 0 "altivec_indexed_or_indirect_operand"))
 213
 214 ;; Integer constraints
 215
 216 (define_constraint "I"
 217   "A signed 16-bit constant"
 218   (and (match_code "const_int")
 219        (match_test "((unsigned HOST_WIDE_INT) ival + 0x8000) < 0x10000")))
 220
 221 (define_constraint "J"
 222   "high-order 16 bits nonzero"
 223   (and (match_code "const_int")
 224        (match_test "(ival & (~ (unsigned HOST_WIDE_INT) 0xffff0000)) == 0")))
 225
 226 (define_constraint "K"
 227   "low-order 16 bits nonzero"
 228   (and (match_code "const_int")
 229        (match_test "(ival & (~ (HOST_WIDE_INT) 0xffff)) == 0")))
 230
 231 (define_constraint "L"
 232   "signed 16-bit constant shifted left 16 bits"
 233   (and (match_code "const_int")
 234        (match_test "((ival & 0xffff) == 0
 235                       && (ival >> 31 == -1 || ival >> 31 == 0))")))
 236
 237 (define_constraint "M"
 238   "constant greater than 31"
 239   (and (match_code "const_int")
 240        (match_test "ival > 31")))
 241
 242 (define_constraint "N"
 243   "positive constant that is an exact power of two"
 244   (and (match_code "const_int")
 245        (match_test "ival > 0 && exact_log2 (ival) >= 0")))
 246
 247 (define_constraint "O"
 248   "constant zero"
 249   (and (match_code "const_int")
 250        (match_test "ival == 0")))
 251
 252 (define_constraint "P"
 253   "constant whose negation is signed 16-bit constant"
 254   (and (match_code "const_int")
 255        (match_test "((- (unsigned HOST_WIDE_INT) ival) + 0x8000) < 0x10000")))
 256
 257 ;; Floating-point constraints
 258
 259 (define_constraint "G"
 260   "Constant that can be copied into GPR with two insns for DF/DI
 261    and one for SF."
 262   (and (match_code "const_double")
 263        (match_test "num_insns_constant (op, mode)
 264                     == (mode == SFmode ? 1 : 2)")))
 265
 266 (define_constraint "H"
 267   "DF/DI constant that takes three insns."
 268   (and (match_code "const_double")
 269        (match_test "num_insns_constant (op, mode) == 3")))
 270
 271 ;; Memory constraints
 272
 273 (define_memory_constraint "es"
 274   "A ``stable'' memory operand; that is, one which does not include any
 275 automodification of the base register.  Unlike @samp{m}, this constraint
 276 can be used in @code{asm} statements that might access the operand
 277 several times, or that might not access it at all."
 278   (and (match_code "mem")
 279        (match_test "GET_RTX_CLASS (GET_CODE (XEXP (op, 0))) != RTX_AUTOINC")))
 280
 281 (define_memory_constraint "Q"
 282   "Memory operand that is an offset from a register (it is usually better
 283 to use @samp{m} or @samp{es} in @code{asm} statements)"
 284   (and (match_code "mem")
 285        (match_test "GET_CODE (XEXP (op, 0)) == REG")))
 286
 287 (define_memory_constraint "Y"
 288   "memory operand for 8 byte and 16 byte gpr load/store"
 289   (and (match_code "mem")
 290        (match_test "mem_operand_gpr (op, mode)")))
 291
 292 (define_memory_constraint "Z"
 293   "Memory operand that is an indexed or indirect from a register (it is
 294 usually better to use @samp{m} or @samp{es} in @code{asm} statements)"
 295   (match_operand 0 "indexed_or_indirect_operand"))
 296
 297 ;; Address constraints
 298
 299 (define_address_constraint "a"
 300   "Indexed or indirect address operand"
 301   (match_operand 0 "indexed_or_indirect_address"))
 302
 303 (define_constraint "R"
 304   "AIX TOC entry"
 305   (match_test "legitimate_constant_pool_address_p (op, QImode, false)"))
 306
 307 ;; General constraints
 308
 309 (define_constraint "U"
 310   "V.4 small data reference"
 311   (and (match_test "DEFAULT_ABI == ABI_V4")
 312        (match_test "small_data_operand (op, mode)")))
 313
 314 (define_constraint "W"
 315   "vector constant that does not require memory"
 316   (match_operand 0 "easy_vector_constant"))
 317
 318 (define_constraint "j"
 319   "Zero vector constant"
 320   (match_test "op == const0_rtx || op == CONST0_RTX (mode)"))