gcc/config/mips/sr71k.md

   1 ;; .........................
   2 ;;
   3 ;; DFA-based pipeline description for Sandcraft SR3 (MIPS64 based)
   4 ;;
   5 ;; The SR3 is described as:
   6 ;;     - nine-stage pipeline, insn buffering with out-of-order issue to
   7 ;;       multiple function units, with an average dispatch rate of 2
   8 ;;       insn.s per cycle (max 6 insns: 2 fpu, 4 cpu).
   9 ;;
  10 ;;  The details on this are scant except for a diagram in
  11 ;;  Chap. 6 of Rev. 1.0 SR3 Spec.
  12 ;;
  13 ;;  The model employed below is designed to closely approximate the
  14 ;;  published latencies. Emulation of out-of-order issue and the insn
  15 ;;  buffering is done via a VLIW dispatch style (with a packing of 6 insns);
  16 ;;  the function unit reservations restrictions (define_*_set) are
  17 ;;  contrived to support published timings.
  18 ;;
  19 ;; Reference:
  20 ;;   "SR3 Microprocessor Specification, System development information,"
  21 ;;   Revision 1.0, 13 December 2000.
  22 ;;
  23 ;;
  24 ;; Reservation model is based on:
  25 ;;   1) Figure 6-1, from the 1.0 specification.
  26 ;;   2) Chapter 19, from the 1.0 specification.
  27 ;;   3) following questions(Red Hat)/answers(Sandcraft):
  28 ;;     RH> From Section 19.1
  29 ;;     RH>      1) In terms of figure 6-1, are all the instructions in
  30 ;;     RH>         table 19-1 restricted
  31 ;;     RH>         to ALUx? When ALUx is not in use for an instruction in table;;     RH>          19-1 is
  32 ;;     RH>         it fully compatible with all insns that issue to ALUy?
  33 ;;
  34 ;;     Yes, all the instructions in Table 19-1 only go to ALUX, and all the
  35 ;;     instructions that can be issued to ALUY can also be issued to ALUX.
  36 ;;
  37 ;;
  38 ;;     RH> From Section 19.2
  39 ;;     RH>      2) Explain conditional moves execution path (in terms of
  40 ;;     RH>      figure 6-1)
  41 ;;
  42 ;;     Conditional move of integer registers (based on floating point condition
  43 ;;     codes or integer register value) go to ALUX or ALUY.
  44 ;;
  45 ;;     RH>      3) Explain floating point store execution path (in terms of
  46 ;;     RH>      figure 6-1)
  47 ;;
  48 ;;     Floating point stores go to Ld/St and go to MOV in the floating point
  49 ;;     pipeline.
  50 ;;
  51 ;;     Floating point loads go to Ld/St and go to LOAD in the floating point
  52 ;;     pipeline.
  53 ;;
  54 ;;     RH>      4) Explain branch on floating condition (in terms of figure 6-1);;
  55 ;;     Branch on floating condition go to BRU.
  56 ;;
  57 ;;     RH>      5) Is the column for single RECIP instruction latency correct?
  58 ;;     RH>      What about for RSQRT single and double?
  59 ;;
  60 ;;     The latency/repeat for RECIP and RSQRT are correct.
  61 ;;
  62
  63 ;;
  64 ;; Use four automata to isolate long latency operations, and to
  65 ;; reduce the complexity of cpu+fpu, reducing space.
  66 ;;
  67 (define_automaton "sr71_cpu, sr71_cpu1, sr71_cp1, sr71_cp2, sr71_fextra, sr71_imacc")
  68
  69 ;;  feeders for CPU function units and feeders for fpu (CP1 interface)
  70 (define_cpu_unit "sr_iss0,sr_iss1,sr_iss2,sr_iss3,sr_iss4,sr_iss5" "sr71_cpu")
  71
  72 ;; CPU function units
  73 (define_cpu_unit "ipu_bru"       "sr71_cpu1")
  74 (define_cpu_unit "ipu_alux"      "sr71_cpu1")
  75 (define_cpu_unit "ipu_aluy"      "sr71_cpu1")
  76 (define_cpu_unit "ipu_ldst"      "sr71_cpu1")
  77 (define_cpu_unit "ipu_macc_iter" "sr71_imacc")
  78
  79
  80 ;; Floating-point unit (Co-processor interface 1).
  81 (define_cpu_unit "fpu_mov"          "sr71_cp1")
  82 (define_cpu_unit "fpu_load"         "sr71_cp1")
  83 (define_cpu_unit "fpu_fpu"          "sr71_cp2")
  84
  85 ;; fictitous unit to track long float insns with separate automaton
  86 (define_cpu_unit "fpu_iter"         "sr71_fextra")
  87
  88
  89 ;;
  90 ;; Define common execution path (reservation) combinations
  91 ;;
  92
  93 ;;
  94 (define_reservation "cpu_iss"         "sr_iss0|sr_iss1|sr_iss2|sr_iss3")
  95
  96 ;; two cycles are used for instruction using the fpu as it runs
  97 ;; at half the clock speed of the cpu. By adding an extra cycle
  98 ;; to the issue units, the default/minimum "repeat" dispatch delay is
  99 ;; accounted for all insn.s
 100 (define_reservation "cp1_iss"         "(sr_iss4*2)|(sr_iss5*2)")
 101
 102 (define_reservation "serial_dispatch" "sr_iss0+sr_iss1+sr_iss2+sr_iss3+sr_iss4+sr_iss5")
 103
 104 ;; Simulate a 6 insn VLIW dispatch, 1 cycle in dispatch followed by
 105 ;; reservation of function unit.
 106 (define_reservation "ri_insns"         "cpu_iss,(ipu_alux|ipu_aluy)")
 107 (define_reservation "ri_mem"           "cpu_iss,ipu_ldst")
 108 (define_reservation "ri_alux"          "cpu_iss,ipu_alux")
 109 (define_reservation "ri_branch"        "cpu_iss,ipu_bru")
 110
 111 (define_reservation "rf_insn"          "cp1_iss,fpu_fpu")
 112 (define_reservation "rf_ldmem"         "cp1_iss,fpu_load")
 113
 114 ; simultaneous reservation of pseudo-unit keeps cp1 fpu tied
 115 ; up until long cycle insn is finished...
 116 (define_reservation "rf_multi1"        "rf_insn+fpu_iter")
 117
 118 ;;
 119 ;; The ordering of the instruction-execution-path/resource-usage
 120 ;; descriptions (also known as reservation RTL) is roughly ordered
 121 ;; based on the define attribute RTL for the "type" classification.
 122 ;; When modifying, remember that the first test that matches is the
 123 ;; reservation used!
 124 ;;
 125
 126
 127 (define_insn_reservation "ir_sr70_unknown" 1
 128   (and (eq_attr "cpu" "sr71000")
 129        (eq_attr "type" "unknown"))
 130   "serial_dispatch")
 131
 132
 133 ;; Assume prediction fails.
 134 (define_insn_reservation "ir_sr70_branch" 6
 135   (and (eq_attr "cpu" "sr71000")
 136        (eq_attr "type" "branch,jump,call"))
 137   "ri_branch")
 138
 139 (define_insn_reservation "ir_sr70_load" 2
 140   (and (eq_attr "cpu" "sr71000")
 141        (eq_attr "type" "load"))
 142   "ri_mem")
 143
 144 (define_insn_reservation "ir_sr70_store" 1
 145   (and (eq_attr "cpu" "sr71000")
 146        (eq_attr "type" "store"))
 147   "ri_mem")
 148
 149
 150 ;;
 151 ;; float loads/stores flow through both cpu and cp1...
 152 ;;
 153 (define_insn_reservation "ir_sr70_fload" 9
 154   (and (eq_attr "cpu" "sr71000")
 155        (eq_attr "type" "fpload,fpidxload"))
 156   "(cpu_iss+cp1_iss),(ri_mem+rf_ldmem)")
 157
 158 (define_insn_reservation "ir_sr70_fstore" 1
 159   (and (eq_attr "cpu" "sr71000")
 160        (eq_attr "type" "fpstore,fpidxstore"))
 161   "(cpu_iss+cp1_iss),(fpu_mov+ri_mem)")
 162
 163
 164 ;; This reservation is for conditional move based on integer
 165 ;; or floating point CC.
 166 (define_insn_reservation "ir_sr70_condmove" 4
 167   (and (eq_attr "cpu" "sr71000")
 168        (eq_attr "type" "condmove"))
 169   "ri_insns")
 170
 171 ;; Try to discriminate move-from-cp1 versus move-to-cp1 as latencies
 172 ;; are different. Like float load/store, these insns use multiple
 173 ;; resources simultaneously
 174 (define_insn_reservation "ir_sr70_xfer_from" 6
 175   (and (eq_attr "cpu" "sr71000")
 176        (eq_attr "type" "mfc"))
 177   "(cpu_iss+cp1_iss),(fpu_mov+ri_mem)")
 178
 179 (define_insn_reservation "ir_sr70_xfer_to" 9
 180   (and (eq_attr "cpu" "sr71000")
 181        (eq_attr "type" "mtc"))
 182   "(cpu_iss+cp1_iss),(ri_mem+rf_ldmem)")
 183
 184 (define_insn_reservation "ir_sr70_hilo" 1
 185   (and (eq_attr "cpu" "sr71000")
 186        (eq_attr "type" "mthilo,mfhilo"))
 187   "ri_insns")
 188
 189 (define_insn_reservation "ir_sr70_arith" 1
 190   (and (eq_attr "cpu" "sr71000")
 191        (eq_attr "type" "arith,shift,signext,slt,clz,const,logical,move,trap"))
 192   "ri_insns")
 193
 194 ;; emulate repeat (dispatch stall) by spending extra cycle(s) in
 195 ;; in iter unit
 196 (define_insn_reservation "ir_sr70_imul_si" 4
 197   (and (eq_attr "cpu" "sr71000")
 198        (and (eq_attr "type" "imul,imul3,imadd")
 199             (eq_attr "mode" "SI")))
 200   "ri_alux,ipu_alux,ipu_macc_iter")
 201
 202 (define_insn_reservation "ir_sr70_imul_di" 6
 203   (and (eq_attr "cpu" "sr71000")
 204        (and (eq_attr "type" "imul,imul3,imadd")
 205             (eq_attr "mode" "DI")))
 206   "ri_alux,ipu_alux,(ipu_macc_iter*3)")
 207
 208 ;; Divide algorithm is early out with best latency of 7 pcycles.
 209 ;; Use worst case for scheduling purposes.
 210 (define_insn_reservation "ir_sr70_idiv_si" 41
 211   (and (eq_attr "cpu" "sr71000")
 212        (and (eq_attr "type" "idiv")
 213             (eq_attr "mode" "SI")))
 214   "ri_alux,ipu_alux,(ipu_macc_iter*38)")
 215
 216 (define_insn_reservation "ir_sr70_idiv_di" 73
 217   (and (eq_attr "cpu" "sr71000")
 218        (and (eq_attr "type" "idiv")
 219             (eq_attr "mode" "DI")))
 220   "ri_alux,ipu_alux,(ipu_macc_iter*70)")
 221
 222 ;; extra reservations of fpu_fpu are for repeat latency
 223 (define_insn_reservation "ir_sr70_fadd_sf" 8
 224   (and (eq_attr "cpu" "sr71000")
 225        (and (eq_attr "type" "fadd")
 226             (eq_attr "mode" "SF")))
 227   "rf_insn,fpu_fpu")
 228
 229 (define_insn_reservation "ir_sr70_fadd_df" 10
 230   (and (eq_attr "cpu" "sr71000")
 231        (and (eq_attr "type" "fadd")
 232             (eq_attr "mode" "DF")))
 233   "rf_insn,fpu_fpu")
 234
 235 ;; Latencies for MADD,MSUB, NMADD, NMSUB assume the Multiply is fused
 236 ;; with the sub or add.
 237 (define_insn_reservation "ir_sr70_fmul_sf" 8
 238   (and (eq_attr "cpu" "sr71000")
 239        (and (eq_attr "type" "fmul,fmadd")
 240             (eq_attr "mode" "SF")))
 241   "rf_insn,fpu_fpu")
 242
 243 ;; tie up the fpu unit to emulate the balance for the "repeat
 244 ;; rate" of 8 (2 are spent in the iss unit)
 245 (define_insn_reservation "ir_sr70_fmul_df" 16
 246   (and (eq_attr "cpu" "sr71000")
 247        (and (eq_attr "type" "fmul,fmadd")
 248             (eq_attr "mode" "DF")))
 249   "rf_insn,fpu_fpu*6")
 250
 251
 252 ;; RECIP insn uses same type attr as div, and for SR3, has same
 253 ;; timings for double. However, single RECIP has a latency of
 254 ;; 28 -- only way to fix this is to introduce new insn attrs.
 255 ;; cycles spent in iter unit are designed to satisfy balance
 256 ;; of "repeat" latency after insn uses up rf_multi1 reservation
 257 (define_insn_reservation "ir_sr70_fdiv_sf" 60
 258   (and (eq_attr "cpu" "sr71000")
 259        (and (eq_attr "type" "fdiv,frdiv")
 260             (eq_attr "mode" "SF")))
 261   "rf_multi1+(fpu_iter*51)")
 262
 263 (define_insn_reservation "ir_sr70_fdiv_df" 120
 264   (and (eq_attr "cpu" "sr71000")
 265        (and (eq_attr "type" "fdiv,frdiv")
 266             (eq_attr "mode" "DF")))
 267   "rf_multi1+(fpu_iter*109)")
 268
 269 (define_insn_reservation "ir_sr70_fabs" 4
 270   (and (eq_attr "cpu" "sr71000")
 271        (eq_attr "type" "fabs,fneg,fmove"))
 272   "rf_insn,fpu_fpu")
 273
 274 (define_insn_reservation "ir_sr70_fcmp" 10
 275   (and (eq_attr "cpu" "sr71000")
 276        (eq_attr "type" "fcmp"))
 277   "rf_insn,fpu_fpu")
 278
 279 ;; "fcvt" type attribute covers a number of diff insns, most have the same
 280 ;; latency descriptions, a few vary. We use the
 281 ;; most common timing (which is also worst case).
 282 (define_insn_reservation "ir_sr70_fcvt" 12
 283   (and (eq_attr "cpu" "sr71000")
 284        (eq_attr "type" "fcvt"))
 285   "rf_insn,fpu_fpu*4")
 286
 287 (define_insn_reservation "ir_sr70_fsqrt_sf" 62
 288   (and (eq_attr "cpu" "sr71000")
 289        (and (eq_attr "type" "fsqrt")
 290             (eq_attr "mode" "SF")))
 291   "rf_multi1+(fpu_iter*53)")
 292
 293 (define_insn_reservation "ir_sr70_fsqrt_df" 122
 294   (and (eq_attr "cpu" "sr71000")
 295        (and (eq_attr "type" "fsqrt")
 296             (eq_attr "mode" "DF")))
 297   "rf_multi1+(fpu_iter*111)")
 298
 299 (define_insn_reservation "ir_sr70_frsqrt_sf" 48
 300   (and (eq_attr "cpu" "sr71000")
 301        (and (eq_attr "type" "frsqrt")
 302             (eq_attr "mode" "SF")))
 303   "rf_multi1+(fpu_iter*39)")
 304
 305 (define_insn_reservation "ir_sr70_frsqrt_df" 240
 306   (and (eq_attr "cpu" "sr71000")
 307        (and (eq_attr "type" "frsqrt")
 308             (eq_attr "mode" "DF")))
 309   "rf_multi1+(fpu_iter*229)")
 310
 311 (define_insn_reservation "ir_sr70_multi" 1
 312   (and (eq_attr "cpu" "sr71000")
 313        (eq_attr "type" "multi"))
 314   "serial_dispatch")
 315
 316 (define_insn_reservation "ir_sr70_nop" 1
 317   (and (eq_attr "cpu" "sr71000")
 318        (eq_attr "type" "nop"))
 319   "ri_insns")