gcc-4_8-branch/gcc/config/arm/fmp626.md

   1 ;; Faraday FA626TE Pipeline Description
   2 ;; Copyright (C) 2010-2013 Free Software Foundation, Inc.
   3 ;; Written by Mingfeng Wu, based on ARM926EJ-S Pipeline Description.
   4 ;;
   5 ;; This file is part of GCC.
   6 ;;
   7 ;; GCC is free software; you can redistribute it and/or modify it under
   8 ;; the terms of the GNU General Public License as published by the Free
   9 ;; Software Foundation; either version 3, or (at your option) any later
  10 ;; version.
  11 ;;
  12 ;; GCC is distributed in the hope that it will be useful, but WITHOUT ANY
  13 ;; WARRANTY; without even the implied warranty of MERCHANTABILITY or
  14 ;; FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  15 ;; for more details.
  16 ;;
  17 ;; You should have received a copy of the GNU General Public License
  18 ;; along with GCC; see the file COPYING3.  If not see
  19 ;; <http://www.gnu.org/licenses/>.  */
  20
  21 ;; These descriptions are based on the information contained in the
  22 ;; FMP626 Core Design Note, Copyright (c) 2010 Faraday Technology Corp.
  23
  24 ;; Pipeline architecture
  25 ;;      S       E       M       W(Q1)   Q2
  26 ;;   ___________________________________________
  27 ;;    shifter alu
  28 ;;    mul1    mul2    mul3
  29 ;;    ld/st1  ld/st2  ld/st3  ld/st4  ld/st5
  30
  31 ;; This automaton provides a pipeline description for the Faraday
  32 ;; FMP626 core.
  33 ;;
  34 ;; The model given here assumes that the condition for all conditional
  35 ;; instructions is "true", i.e., that all of the instructions are
  36 ;; actually executed.
  37
  38 (define_automaton "fmp626")
  39
  40 ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
  41 ;; Pipelines
  42 ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
  43
  44 ;; There is a single pipeline
  45 ;;
  46 ;;   The ALU pipeline has fetch, decode, execute, memory, and
  47 ;;   write stages.  We only need to model the execute, memory and write
  48 ;;   stages.
  49
  50 (define_cpu_unit "fmp626_core" "fmp626")
  51
  52 ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
  53 ;; ALU Instructions
  54 ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
  55
  56 ;; ALU instructions require two cycles to execute, and use the ALU
  57 ;; pipeline in each of the three stages.  The results are available
  58 ;; after the execute stage stage has finished.
  59 ;;
  60 ;; If the destination register is the PC, the pipelines are stalled
  61 ;; for several cycles.  That case is not modeled here.
  62
  63 ;; ALU operations
  64 (define_insn_reservation "mp626_alu_op" 1
  65  (and (eq_attr "tune" "fmp626")
  66       (eq_attr "type" "arlo_imm,arlo_reg,shift,shift_reg,\
  67                        mov_imm,mov_reg,mvn_imm,mvn_reg"))
  68  "fmp626_core")
  69
  70 (define_insn_reservation "mp626_alu_shift_op" 2
  71  (and (eq_attr "tune" "fmp626")
  72       (eq_attr "type" "extend,arlo_shift,arlo_shift_reg,\
  73                        mov_shift,mov_shift_reg,\
  74                        mvn_shift,mvn_shift_reg"))
  75  "fmp626_core")
  76
  77 ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
  78 ;; Multiplication Instructions
  79 ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
  80
  81 (define_insn_reservation "mp626_mult1" 2
  82  (and (eq_attr "tune" "fmp626")
  83       (eq_attr "type" "smulwy,smlawy,smulxy,smlaxy"))
  84  "fmp626_core")
  85
  86 (define_insn_reservation "mp626_mult2" 2
  87  (and (eq_attr "tune" "fmp626")
  88       (eq_attr "type" "mul,mla"))
  89  "fmp626_core")
  90
  91 (define_insn_reservation "mp626_mult3" 3
  92  (and (eq_attr "tune" "fmp626")
  93       (eq_attr "type" "muls,mlas,smull,smlal,umull,umlal,smlalxy,smlawx"))
  94  "fmp626_core*2")
  95
  96 (define_insn_reservation "mp626_mult4" 4
  97  (and (eq_attr "tune" "fmp626")
  98       (eq_attr "type" "smulls,smlals,umulls,umlals"))
  99  "fmp626_core*3")
 100
 101 ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
 102 ;; Load/Store Instructions
 103 ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
 104
 105 ;; The models for load/store instructions do not accurately describe
 106 ;; the difference between operations with a base register writeback
 107 ;; (such as "ldm!").  These models assume that all memory references
 108 ;; hit in dcache.
 109
 110 (define_insn_reservation "mp626_load1_op" 5
 111  (and (eq_attr "tune" "fmp626")
 112       (eq_attr "type" "load1,load_byte"))
 113  "fmp626_core")
 114
 115 (define_insn_reservation "mp626_load2_op" 6
 116  (and (eq_attr "tune" "fmp626")
 117       (eq_attr "type" "load2,load3"))
 118  "fmp626_core*2")
 119
 120 (define_insn_reservation "mp626_load3_op" 7
 121  (and (eq_attr "tune" "fmp626")
 122       (eq_attr "type" "load4"))
 123  "fmp626_core*3")
 124
 125 (define_insn_reservation "mp626_store1_op" 0
 126  (and (eq_attr "tune" "fmp626")
 127       (eq_attr "type" "store1"))
 128  "fmp626_core")
 129
 130 (define_insn_reservation "mp626_store2_op" 1
 131  (and (eq_attr "tune" "fmp626")
 132       (eq_attr "type" "store2,store3"))
 133  "fmp626_core*2")
 134
 135 (define_insn_reservation "mp626_store3_op" 2
 136  (and (eq_attr "tune" "fmp626")
 137       (eq_attr "type" "store4"))
 138  "fmp626_core*3")
 139
 140 (define_bypass 1 "mp626_load1_op,mp626_load2_op,mp626_load3_op"
 141                  "mp626_store1_op,mp626_store2_op,mp626_store3_op"
 142                  "arm_no_early_store_addr_dep")
 143 (define_bypass 1 "mp626_alu_op,mp626_alu_shift_op,mp626_mult1,mp626_mult2,\
 144                   mp626_mult3,mp626_mult4" "mp626_store1_op"
 145                  "arm_no_early_store_addr_dep")
 146 (define_bypass 1 "mp626_alu_shift_op" "mp626_alu_op")
 147 (define_bypass 1 "mp626_alu_shift_op" "mp626_alu_shift_op"
 148                  "arm_no_early_alu_shift_dep")
 149 (define_bypass 1 "mp626_mult1,mp626_mult2" "mp626_alu_shift_op"
 150                  "arm_no_early_alu_shift_dep")
 151 (define_bypass 2 "mp626_mult3" "mp626_alu_shift_op"
 152                  "arm_no_early_alu_shift_dep")
 153 (define_bypass 3 "mp626_mult4" "mp626_alu_shift_op"
 154                  "arm_no_early_alu_shift_dep")
 155 (define_bypass 1 "mp626_mult1,mp626_mult2" "mp626_alu_op")
 156 (define_bypass 2 "mp626_mult3" "mp626_alu_op")
 157 (define_bypass 3 "mp626_mult4" "mp626_alu_op")
 158 (define_bypass 4 "mp626_load1_op" "mp626_alu_op")
 159 (define_bypass 5 "mp626_load2_op" "mp626_alu_op")
 160 (define_bypass 6 "mp626_load3_op" "mp626_alu_op")
 161
 162 ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
 163 ;; Branch and Call Instructions
 164 ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
 165
 166 ;; Branch instructions are difficult to model accurately.  The FMP626
 167 ;; core can predict most branches.  If the branch is predicted
 168 ;; correctly, and predicted early enough, the branch can be completely
 169 ;; eliminated from the instruction stream.  Some branches can
 170 ;; therefore appear to require zero cycle to execute.  We assume that
 171 ;; all branches are predicted correctly, and that the latency is
 172 ;; therefore the minimum value.
 173
 174 (define_insn_reservation "mp626_branch_op" 0
 175  (and (eq_attr "tune" "fmp626")
 176       (eq_attr "type" "branch"))
 177  "fmp626_core")
 178
 179 ;; The latency for a call is actually the latency when the result is available.
 180 ;; i.e. R0 ready for int return value.
 181 (define_insn_reservation "mp626_call_op" 1
 182  (and (eq_attr "tune" "fmp626")
 183       (eq_attr "type" "call"))
 184  "fmp626_core")
 185