2015-07-14 Sandra Loosemore <sandra@codesourcery.com>
[official-gcc.git] / gcc / doc / md.texi
blob84c39a853e9adf39e2e85b55333188fb1b76cd9d
1 @c Copyright (C) 1988-2015 Free Software Foundation, Inc.
2 @c This is part of the GCC manual.
3 @c For copying conditions, see the file gcc.texi.
5 @ifset INTERNALS
6 @node Machine Desc
7 @chapter Machine Descriptions
8 @cindex machine descriptions
10 A machine description has two parts: a file of instruction patterns
11 (@file{.md} file) and a C header file of macro definitions.
13 The @file{.md} file for a target machine contains a pattern for each
14 instruction that the target machine supports (or at least each instruction
15 that is worth telling the compiler about).  It may also contain comments.
16 A semicolon causes the rest of the line to be a comment, unless the semicolon
17 is inside a quoted string.
19 See the next chapter for information on the C header file.
21 @menu
22 * Overview::            How the machine description is used.
23 * Patterns::            How to write instruction patterns.
24 * Example::             An explained example of a @code{define_insn} pattern.
25 * RTL Template::        The RTL template defines what insns match a pattern.
26 * Output Template::     The output template says how to make assembler code
27                         from such an insn.
28 * Output Statement::    For more generality, write C code to output
29                         the assembler code.
30 * Predicates::          Controlling what kinds of operands can be used
31                         for an insn.
32 * Constraints::         Fine-tuning operand selection.
33 * Standard Names::      Names mark patterns to use for code generation.
34 * Pattern Ordering::    When the order of patterns makes a difference.
35 * Dependent Patterns::  Having one pattern may make you need another.
36 * Jump Patterns::       Special considerations for patterns for jump insns.
37 * Looping Patterns::    How to define patterns for special looping insns.
38 * Insn Canonicalizations::Canonicalization of Instructions
39 * Expander Definitions::Generating a sequence of several RTL insns
40                         for a standard operation.
41 * Insn Splitting::      Splitting Instructions into Multiple Instructions.
42 * Including Patterns::  Including Patterns in Machine Descriptions.
43 * Peephole Definitions::Defining machine-specific peephole optimizations.
44 * Insn Attributes::     Specifying the value of attributes for generated insns.
45 * Conditional Execution::Generating @code{define_insn} patterns for
46                          predication.
47 * Define Subst::        Generating @code{define_insn} and @code{define_expand}
48                         patterns from other patterns.
49 * Constant Definitions::Defining symbolic constants that can be used in the
50                         md file.
51 * Iterators::           Using iterators to generate patterns from a template.
52 @end menu
54 @node Overview
55 @section Overview of How the Machine Description is Used
57 There are three main conversions that happen in the compiler:
59 @enumerate
61 @item
62 The front end reads the source code and builds a parse tree.
64 @item
65 The parse tree is used to generate an RTL insn list based on named
66 instruction patterns.
68 @item
69 The insn list is matched against the RTL templates to produce assembler
70 code.
72 @end enumerate
74 For the generate pass, only the names of the insns matter, from either a
75 named @code{define_insn} or a @code{define_expand}.  The compiler will
76 choose the pattern with the right name and apply the operands according
77 to the documentation later in this chapter, without regard for the RTL
78 template or operand constraints.  Note that the names the compiler looks
79 for are hard-coded in the compiler---it will ignore unnamed patterns and
80 patterns with names it doesn't know about, but if you don't provide a
81 named pattern it needs, it will abort.
83 If a @code{define_insn} is used, the template given is inserted into the
84 insn list.  If a @code{define_expand} is used, one of three things
85 happens, based on the condition logic.  The condition logic may manually
86 create new insns for the insn list, say via @code{emit_insn()}, and
87 invoke @code{DONE}.  For certain named patterns, it may invoke @code{FAIL} to tell the
88 compiler to use an alternate way of performing that task.  If it invokes
89 neither @code{DONE} nor @code{FAIL}, the template given in the pattern
90 is inserted, as if the @code{define_expand} were a @code{define_insn}.
92 Once the insn list is generated, various optimization passes convert,
93 replace, and rearrange the insns in the insn list.  This is where the
94 @code{define_split} and @code{define_peephole} patterns get used, for
95 example.
97 Finally, the insn list's RTL is matched up with the RTL templates in the
98 @code{define_insn} patterns, and those patterns are used to emit the
99 final assembly code.  For this purpose, each named @code{define_insn}
100 acts like it's unnamed, since the names are ignored.
102 @node Patterns
103 @section Everything about Instruction Patterns
104 @cindex patterns
105 @cindex instruction patterns
107 @findex define_insn
108 A @code{define_insn} expression is used to define instruction patterns
109 to which insns may be matched.  A @code{define_insn} expression contains
110 an incomplete RTL expression, with pieces to be filled in later, operand
111 constraints that restrict how the pieces can be filled in, and an output
112 template or C code to generate the assembler output.
114 A @code{define_insn} is an RTL expression containing four or five operands:
116 @enumerate
117 @item
118 An optional name.  The presence of a name indicate that this instruction
119 pattern can perform a certain standard job for the RTL-generation
120 pass of the compiler.  This pass knows certain names and will use
121 the instruction patterns with those names, if the names are defined
122 in the machine description.
124 The absence of a name is indicated by writing an empty string
125 where the name should go.  Nameless instruction patterns are never
126 used for generating RTL code, but they may permit several simpler insns
127 to be combined later on.
129 Names that are not thus known and used in RTL-generation have no
130 effect; they are equivalent to no name at all.
132 For the purpose of debugging the compiler, you may also specify a
133 name beginning with the @samp{*} character.  Such a name is used only
134 for identifying the instruction in RTL dumps; it is equivalent to having
135 a nameless pattern for all other purposes.  Names beginning with the
136 @samp{*} character are not required to be unique.
138 @item
139 The @dfn{RTL template}: This is a vector of incomplete RTL expressions
140 which describe the semantics of the instruction (@pxref{RTL Template}).
141 It is incomplete because it may contain @code{match_operand},
142 @code{match_operator}, and @code{match_dup} expressions that stand for
143 operands of the instruction.
145 If the vector has multiple elements, the RTL template is treated as a
146 @code{parallel} expression.
148 @item
149 @cindex pattern conditions
150 @cindex conditions, in patterns
151 The condition: This is a string which contains a C expression.  When the
152 compiler attempts to match RTL against a pattern, the condition is
153 evaluated.  If the condition evaluates to @code{true}, the match is
154 permitted.  The condition may be an empty string, which is treated
155 as always @code{true}.
157 @cindex named patterns and conditions
158 For a named pattern, the condition may not depend on the data in the
159 insn being matched, but only the target-machine-type flags.  The compiler
160 needs to test these conditions during initialization in order to learn
161 exactly which named instructions are available in a particular run.
163 @findex operands
164 For nameless patterns, the condition is applied only when matching an
165 individual insn, and only after the insn has matched the pattern's
166 recognition template.  The insn's operands may be found in the vector
167 @code{operands}.
169 For an insn where the condition has once matched, it
170 cannot later be used to control register allocation by excluding
171 certain register or value combinations.
173 @item
174 The @dfn{output template} or @dfn{output statement}: This is either
175 a string, or a fragment of C code which returns a string.
177 When simple substitution isn't general enough, you can specify a piece
178 of C code to compute the output.  @xref{Output Statement}.
180 @item
181 The @dfn{insn attributes}: This is an optional vector containing the values of
182 attributes for insns matching this pattern (@pxref{Insn Attributes}).
183 @end enumerate
185 @node Example
186 @section Example of @code{define_insn}
187 @cindex @code{define_insn} example
189 Here is an example of an instruction pattern, taken from the machine
190 description for the 68000/68020.
192 @smallexample
193 (define_insn "tstsi"
194   [(set (cc0)
195         (match_operand:SI 0 "general_operand" "rm"))]
196   ""
197   "*
199   if (TARGET_68020 || ! ADDRESS_REG_P (operands[0]))
200     return \"tstl %0\";
201   return \"cmpl #0,%0\";
202 @}")
203 @end smallexample
205 @noindent
206 This can also be written using braced strings:
208 @smallexample
209 (define_insn "tstsi"
210   [(set (cc0)
211         (match_operand:SI 0 "general_operand" "rm"))]
212   ""
214   if (TARGET_68020 || ! ADDRESS_REG_P (operands[0]))
215     return "tstl %0";
216   return "cmpl #0,%0";
218 @end smallexample
220 This describes an instruction which sets the condition codes based on the
221 value of a general operand.  It has no condition, so any insn with an RTL
222 description of the form shown may be matched to this pattern.  The name
223 @samp{tstsi} means ``test a @code{SImode} value'' and tells the RTL
224 generation pass that, when it is necessary to test such a value, an insn
225 to do so can be constructed using this pattern.
227 The output control string is a piece of C code which chooses which
228 output template to return based on the kind of operand and the specific
229 type of CPU for which code is being generated.
231 @samp{"rm"} is an operand constraint.  Its meaning is explained below.
233 @node RTL Template
234 @section RTL Template
235 @cindex RTL insn template
236 @cindex generating insns
237 @cindex insns, generating
238 @cindex recognizing insns
239 @cindex insns, recognizing
241 The RTL template is used to define which insns match the particular pattern
242 and how to find their operands.  For named patterns, the RTL template also
243 says how to construct an insn from specified operands.
245 Construction involves substituting specified operands into a copy of the
246 template.  Matching involves determining the values that serve as the
247 operands in the insn being matched.  Both of these activities are
248 controlled by special expression types that direct matching and
249 substitution of the operands.
251 @table @code
252 @findex match_operand
253 @item (match_operand:@var{m} @var{n} @var{predicate} @var{constraint})
254 This expression is a placeholder for operand number @var{n} of
255 the insn.  When constructing an insn, operand number @var{n}
256 will be substituted at this point.  When matching an insn, whatever
257 appears at this position in the insn will be taken as operand
258 number @var{n}; but it must satisfy @var{predicate} or this instruction
259 pattern will not match at all.
261 Operand numbers must be chosen consecutively counting from zero in
262 each instruction pattern.  There may be only one @code{match_operand}
263 expression in the pattern for each operand number.  Usually operands
264 are numbered in the order of appearance in @code{match_operand}
265 expressions.  In the case of a @code{define_expand}, any operand numbers
266 used only in @code{match_dup} expressions have higher values than all
267 other operand numbers.
269 @var{predicate} is a string that is the name of a function that
270 accepts two arguments, an expression and a machine mode.
271 @xref{Predicates}.  During matching, the function will be called with
272 the putative operand as the expression and @var{m} as the mode
273 argument (if @var{m} is not specified, @code{VOIDmode} will be used,
274 which normally causes @var{predicate} to accept any mode).  If it
275 returns zero, this instruction pattern fails to match.
276 @var{predicate} may be an empty string; then it means no test is to be
277 done on the operand, so anything which occurs in this position is
278 valid.
280 Most of the time, @var{predicate} will reject modes other than @var{m}---but
281 not always.  For example, the predicate @code{address_operand} uses
282 @var{m} as the mode of memory ref that the address should be valid for.
283 Many predicates accept @code{const_int} nodes even though their mode is
284 @code{VOIDmode}.
286 @var{constraint} controls reloading and the choice of the best register
287 class to use for a value, as explained later (@pxref{Constraints}).
288 If the constraint would be an empty string, it can be omitted.
290 People are often unclear on the difference between the constraint and the
291 predicate.  The predicate helps decide whether a given insn matches the
292 pattern.  The constraint plays no role in this decision; instead, it
293 controls various decisions in the case of an insn which does match.
295 @findex match_scratch
296 @item (match_scratch:@var{m} @var{n} @var{constraint})
297 This expression is also a placeholder for operand number @var{n}
298 and indicates that operand must be a @code{scratch} or @code{reg}
299 expression.
301 When matching patterns, this is equivalent to
303 @smallexample
304 (match_operand:@var{m} @var{n} "scratch_operand" @var{constraint})
305 @end smallexample
307 but, when generating RTL, it produces a (@code{scratch}:@var{m})
308 expression.
310 If the last few expressions in a @code{parallel} are @code{clobber}
311 expressions whose operands are either a hard register or
312 @code{match_scratch}, the combiner can add or delete them when
313 necessary.  @xref{Side Effects}.
315 @findex match_dup
316 @item (match_dup @var{n})
317 This expression is also a placeholder for operand number @var{n}.
318 It is used when the operand needs to appear more than once in the
319 insn.
321 In construction, @code{match_dup} acts just like @code{match_operand}:
322 the operand is substituted into the insn being constructed.  But in
323 matching, @code{match_dup} behaves differently.  It assumes that operand
324 number @var{n} has already been determined by a @code{match_operand}
325 appearing earlier in the recognition template, and it matches only an
326 identical-looking expression.
328 Note that @code{match_dup} should not be used to tell the compiler that
329 a particular register is being used for two operands (example:
330 @code{add} that adds one register to another; the second register is
331 both an input operand and the output operand).  Use a matching
332 constraint (@pxref{Simple Constraints}) for those.  @code{match_dup} is for the cases where one
333 operand is used in two places in the template, such as an instruction
334 that computes both a quotient and a remainder, where the opcode takes
335 two input operands but the RTL template has to refer to each of those
336 twice; once for the quotient pattern and once for the remainder pattern.
338 @findex match_operator
339 @item (match_operator:@var{m} @var{n} @var{predicate} [@var{operands}@dots{}])
340 This pattern is a kind of placeholder for a variable RTL expression
341 code.
343 When constructing an insn, it stands for an RTL expression whose
344 expression code is taken from that of operand @var{n}, and whose
345 operands are constructed from the patterns @var{operands}.
347 When matching an expression, it matches an expression if the function
348 @var{predicate} returns nonzero on that expression @emph{and} the
349 patterns @var{operands} match the operands of the expression.
351 Suppose that the function @code{commutative_operator} is defined as
352 follows, to match any expression whose operator is one of the
353 commutative arithmetic operators of RTL and whose mode is @var{mode}:
355 @smallexample
357 commutative_integer_operator (x, mode)
358      rtx x;
359      machine_mode mode;
361   enum rtx_code code = GET_CODE (x);
362   if (GET_MODE (x) != mode)
363     return 0;
364   return (GET_RTX_CLASS (code) == RTX_COMM_ARITH
365           || code == EQ || code == NE);
367 @end smallexample
369 Then the following pattern will match any RTL expression consisting
370 of a commutative operator applied to two general operands:
372 @smallexample
373 (match_operator:SI 3 "commutative_operator"
374   [(match_operand:SI 1 "general_operand" "g")
375    (match_operand:SI 2 "general_operand" "g")])
376 @end smallexample
378 Here the vector @code{[@var{operands}@dots{}]} contains two patterns
379 because the expressions to be matched all contain two operands.
381 When this pattern does match, the two operands of the commutative
382 operator are recorded as operands 1 and 2 of the insn.  (This is done
383 by the two instances of @code{match_operand}.)  Operand 3 of the insn
384 will be the entire commutative expression: use @code{GET_CODE
385 (operands[3])} to see which commutative operator was used.
387 The machine mode @var{m} of @code{match_operator} works like that of
388 @code{match_operand}: it is passed as the second argument to the
389 predicate function, and that function is solely responsible for
390 deciding whether the expression to be matched ``has'' that mode.
392 When constructing an insn, argument 3 of the gen-function will specify
393 the operation (i.e.@: the expression code) for the expression to be
394 made.  It should be an RTL expression, whose expression code is copied
395 into a new expression whose operands are arguments 1 and 2 of the
396 gen-function.  The subexpressions of argument 3 are not used;
397 only its expression code matters.
399 When @code{match_operator} is used in a pattern for matching an insn,
400 it usually best if the operand number of the @code{match_operator}
401 is higher than that of the actual operands of the insn.  This improves
402 register allocation because the register allocator often looks at
403 operands 1 and 2 of insns to see if it can do register tying.
405 There is no way to specify constraints in @code{match_operator}.  The
406 operand of the insn which corresponds to the @code{match_operator}
407 never has any constraints because it is never reloaded as a whole.
408 However, if parts of its @var{operands} are matched by
409 @code{match_operand} patterns, those parts may have constraints of
410 their own.
412 @findex match_op_dup
413 @item (match_op_dup:@var{m} @var{n}[@var{operands}@dots{}])
414 Like @code{match_dup}, except that it applies to operators instead of
415 operands.  When constructing an insn, operand number @var{n} will be
416 substituted at this point.  But in matching, @code{match_op_dup} behaves
417 differently.  It assumes that operand number @var{n} has already been
418 determined by a @code{match_operator} appearing earlier in the
419 recognition template, and it matches only an identical-looking
420 expression.
422 @findex match_parallel
423 @item (match_parallel @var{n} @var{predicate} [@var{subpat}@dots{}])
424 This pattern is a placeholder for an insn that consists of a
425 @code{parallel} expression with a variable number of elements.  This
426 expression should only appear at the top level of an insn pattern.
428 When constructing an insn, operand number @var{n} will be substituted at
429 this point.  When matching an insn, it matches if the body of the insn
430 is a @code{parallel} expression with at least as many elements as the
431 vector of @var{subpat} expressions in the @code{match_parallel}, if each
432 @var{subpat} matches the corresponding element of the @code{parallel},
433 @emph{and} the function @var{predicate} returns nonzero on the
434 @code{parallel} that is the body of the insn.  It is the responsibility
435 of the predicate to validate elements of the @code{parallel} beyond
436 those listed in the @code{match_parallel}.
438 A typical use of @code{match_parallel} is to match load and store
439 multiple expressions, which can contain a variable number of elements
440 in a @code{parallel}.  For example,
442 @smallexample
443 (define_insn ""
444   [(match_parallel 0 "load_multiple_operation"
445      [(set (match_operand:SI 1 "gpc_reg_operand" "=r")
446            (match_operand:SI 2 "memory_operand" "m"))
447       (use (reg:SI 179))
448       (clobber (reg:SI 179))])]
449   ""
450   "loadm 0,0,%1,%2")
451 @end smallexample
453 This example comes from @file{a29k.md}.  The function
454 @code{load_multiple_operation} is defined in @file{a29k.c} and checks
455 that subsequent elements in the @code{parallel} are the same as the
456 @code{set} in the pattern, except that they are referencing subsequent
457 registers and memory locations.
459 An insn that matches this pattern might look like:
461 @smallexample
462 (parallel
463  [(set (reg:SI 20) (mem:SI (reg:SI 100)))
464   (use (reg:SI 179))
465   (clobber (reg:SI 179))
466   (set (reg:SI 21)
467        (mem:SI (plus:SI (reg:SI 100)
468                         (const_int 4))))
469   (set (reg:SI 22)
470        (mem:SI (plus:SI (reg:SI 100)
471                         (const_int 8))))])
472 @end smallexample
474 @findex match_par_dup
475 @item (match_par_dup @var{n} [@var{subpat}@dots{}])
476 Like @code{match_op_dup}, but for @code{match_parallel} instead of
477 @code{match_operator}.
479 @end table
481 @node Output Template
482 @section Output Templates and Operand Substitution
483 @cindex output templates
484 @cindex operand substitution
486 @cindex @samp{%} in template
487 @cindex percent sign
488 The @dfn{output template} is a string which specifies how to output the
489 assembler code for an instruction pattern.  Most of the template is a
490 fixed string which is output literally.  The character @samp{%} is used
491 to specify where to substitute an operand; it can also be used to
492 identify places where different variants of the assembler require
493 different syntax.
495 In the simplest case, a @samp{%} followed by a digit @var{n} says to output
496 operand @var{n} at that point in the string.
498 @samp{%} followed by a letter and a digit says to output an operand in an
499 alternate fashion.  Four letters have standard, built-in meanings described
500 below.  The machine description macro @code{PRINT_OPERAND} can define
501 additional letters with nonstandard meanings.
503 @samp{%c@var{digit}} can be used to substitute an operand that is a
504 constant value without the syntax that normally indicates an immediate
505 operand.
507 @samp{%n@var{digit}} is like @samp{%c@var{digit}} except that the value of
508 the constant is negated before printing.
510 @samp{%a@var{digit}} can be used to substitute an operand as if it were a
511 memory reference, with the actual operand treated as the address.  This may
512 be useful when outputting a ``load address'' instruction, because often the
513 assembler syntax for such an instruction requires you to write the operand
514 as if it were a memory reference.
516 @samp{%l@var{digit}} is used to substitute a @code{label_ref} into a jump
517 instruction.
519 @samp{%=} outputs a number which is unique to each instruction in the
520 entire compilation.  This is useful for making local labels to be
521 referred to more than once in a single template that generates multiple
522 assembler instructions.
524 @samp{%} followed by a punctuation character specifies a substitution that
525 does not use an operand.  Only one case is standard: @samp{%%} outputs a
526 @samp{%} into the assembler code.  Other nonstandard cases can be
527 defined in the @code{PRINT_OPERAND} macro.  You must also define
528 which punctuation characters are valid with the
529 @code{PRINT_OPERAND_PUNCT_VALID_P} macro.
531 @cindex \
532 @cindex backslash
533 The template may generate multiple assembler instructions.  Write the text
534 for the instructions, with @samp{\;} between them.
536 @cindex matching operands
537 When the RTL contains two operands which are required by constraint to match
538 each other, the output template must refer only to the lower-numbered operand.
539 Matching operands are not always identical, and the rest of the compiler
540 arranges to put the proper RTL expression for printing into the lower-numbered
541 operand.
543 One use of nonstandard letters or punctuation following @samp{%} is to
544 distinguish between different assembler languages for the same machine; for
545 example, Motorola syntax versus MIT syntax for the 68000.  Motorola syntax
546 requires periods in most opcode names, while MIT syntax does not.  For
547 example, the opcode @samp{movel} in MIT syntax is @samp{move.l} in Motorola
548 syntax.  The same file of patterns is used for both kinds of output syntax,
549 but the character sequence @samp{%.} is used in each place where Motorola
550 syntax wants a period.  The @code{PRINT_OPERAND} macro for Motorola syntax
551 defines the sequence to output a period; the macro for MIT syntax defines
552 it to do nothing.
554 @cindex @code{#} in template
555 As a special case, a template consisting of the single character @code{#}
556 instructs the compiler to first split the insn, and then output the
557 resulting instructions separately.  This helps eliminate redundancy in the
558 output templates.   If you have a @code{define_insn} that needs to emit
559 multiple assembler instructions, and there is a matching @code{define_split}
560 already defined, then you can simply use @code{#} as the output template
561 instead of writing an output template that emits the multiple assembler
562 instructions.
564 If the macro @code{ASSEMBLER_DIALECT} is defined, you can use construct
565 of the form @samp{@{option0|option1|option2@}} in the templates.  These
566 describe multiple variants of assembler language syntax.
567 @xref{Instruction Output}.
569 @node Output Statement
570 @section C Statements for Assembler Output
571 @cindex output statements
572 @cindex C statements for assembler output
573 @cindex generating assembler output
575 Often a single fixed template string cannot produce correct and efficient
576 assembler code for all the cases that are recognized by a single
577 instruction pattern.  For example, the opcodes may depend on the kinds of
578 operands; or some unfortunate combinations of operands may require extra
579 machine instructions.
581 If the output control string starts with a @samp{@@}, then it is actually
582 a series of templates, each on a separate line.  (Blank lines and
583 leading spaces and tabs are ignored.)  The templates correspond to the
584 pattern's constraint alternatives (@pxref{Multi-Alternative}).  For example,
585 if a target machine has a two-address add instruction @samp{addr} to add
586 into a register and another @samp{addm} to add a register to memory, you
587 might write this pattern:
589 @smallexample
590 (define_insn "addsi3"
591   [(set (match_operand:SI 0 "general_operand" "=r,m")
592         (plus:SI (match_operand:SI 1 "general_operand" "0,0")
593                  (match_operand:SI 2 "general_operand" "g,r")))]
594   ""
595   "@@
596    addr %2,%0
597    addm %2,%0")
598 @end smallexample
600 @cindex @code{*} in template
601 @cindex asterisk in template
602 If the output control string starts with a @samp{*}, then it is not an
603 output template but rather a piece of C program that should compute a
604 template.  It should execute a @code{return} statement to return the
605 template-string you want.  Most such templates use C string literals, which
606 require doublequote characters to delimit them.  To include these
607 doublequote characters in the string, prefix each one with @samp{\}.
609 If the output control string is written as a brace block instead of a
610 double-quoted string, it is automatically assumed to be C code.  In that
611 case, it is not necessary to put in a leading asterisk, or to escape the
612 doublequotes surrounding C string literals.
614 The operands may be found in the array @code{operands}, whose C data type
615 is @code{rtx []}.
617 It is very common to select different ways of generating assembler code
618 based on whether an immediate operand is within a certain range.  Be
619 careful when doing this, because the result of @code{INTVAL} is an
620 integer on the host machine.  If the host machine has more bits in an
621 @code{int} than the target machine has in the mode in which the constant
622 will be used, then some of the bits you get from @code{INTVAL} will be
623 superfluous.  For proper results, you must carefully disregard the
624 values of those bits.
626 @findex output_asm_insn
627 It is possible to output an assembler instruction and then go on to output
628 or compute more of them, using the subroutine @code{output_asm_insn}.  This
629 receives two arguments: a template-string and a vector of operands.  The
630 vector may be @code{operands}, or it may be another array of @code{rtx}
631 that you declare locally and initialize yourself.
633 @findex which_alternative
634 When an insn pattern has multiple alternatives in its constraints, often
635 the appearance of the assembler code is determined mostly by which alternative
636 was matched.  When this is so, the C code can test the variable
637 @code{which_alternative}, which is the ordinal number of the alternative
638 that was actually satisfied (0 for the first, 1 for the second alternative,
639 etc.).
641 For example, suppose there are two opcodes for storing zero, @samp{clrreg}
642 for registers and @samp{clrmem} for memory locations.  Here is how
643 a pattern could use @code{which_alternative} to choose between them:
645 @smallexample
646 (define_insn ""
647   [(set (match_operand:SI 0 "general_operand" "=r,m")
648         (const_int 0))]
649   ""
650   @{
651   return (which_alternative == 0
652           ? "clrreg %0" : "clrmem %0");
653   @})
654 @end smallexample
656 The example above, where the assembler code to generate was
657 @emph{solely} determined by the alternative, could also have been specified
658 as follows, having the output control string start with a @samp{@@}:
660 @smallexample
661 @group
662 (define_insn ""
663   [(set (match_operand:SI 0 "general_operand" "=r,m")
664         (const_int 0))]
665   ""
666   "@@
667    clrreg %0
668    clrmem %0")
669 @end group
670 @end smallexample
672 If you just need a little bit of C code in one (or a few) alternatives,
673 you can use @samp{*} inside of a @samp{@@} multi-alternative template:
675 @smallexample
676 @group
677 (define_insn ""
678   [(set (match_operand:SI 0 "general_operand" "=r,<,m")
679         (const_int 0))]
680   ""
681   "@@
682    clrreg %0
683    * return stack_mem_p (operands[0]) ? \"push 0\" : \"clrmem %0\";
684    clrmem %0")
685 @end group
686 @end smallexample
688 @node Predicates
689 @section Predicates
690 @cindex predicates
691 @cindex operand predicates
692 @cindex operator predicates
694 A predicate determines whether a @code{match_operand} or
695 @code{match_operator} expression matches, and therefore whether the
696 surrounding instruction pattern will be used for that combination of
697 operands.  GCC has a number of machine-independent predicates, and you
698 can define machine-specific predicates as needed.  By convention,
699 predicates used with @code{match_operand} have names that end in
700 @samp{_operand}, and those used with @code{match_operator} have names
701 that end in @samp{_operator}.
703 All predicates are Boolean functions (in the mathematical sense) of
704 two arguments: the RTL expression that is being considered at that
705 position in the instruction pattern, and the machine mode that the
706 @code{match_operand} or @code{match_operator} specifies.  In this
707 section, the first argument is called @var{op} and the second argument
708 @var{mode}.  Predicates can be called from C as ordinary two-argument
709 functions; this can be useful in output templates or other
710 machine-specific code.
712 Operand predicates can allow operands that are not actually acceptable
713 to the hardware, as long as the constraints give reload the ability to
714 fix them up (@pxref{Constraints}).  However, GCC will usually generate
715 better code if the predicates specify the requirements of the machine
716 instructions as closely as possible.  Reload cannot fix up operands
717 that must be constants (``immediate operands''); you must use a
718 predicate that allows only constants, or else enforce the requirement
719 in the extra condition.
721 @cindex predicates and machine modes
722 @cindex normal predicates
723 @cindex special predicates
724 Most predicates handle their @var{mode} argument in a uniform manner.
725 If @var{mode} is @code{VOIDmode} (unspecified), then @var{op} can have
726 any mode.  If @var{mode} is anything else, then @var{op} must have the
727 same mode, unless @var{op} is a @code{CONST_INT} or integer
728 @code{CONST_DOUBLE}.  These RTL expressions always have
729 @code{VOIDmode}, so it would be counterproductive to check that their
730 mode matches.  Instead, predicates that accept @code{CONST_INT} and/or
731 integer @code{CONST_DOUBLE} check that the value stored in the
732 constant will fit in the requested mode.
734 Predicates with this behavior are called @dfn{normal}.
735 @command{genrecog} can optimize the instruction recognizer based on
736 knowledge of how normal predicates treat modes.  It can also diagnose
737 certain kinds of common errors in the use of normal predicates; for
738 instance, it is almost always an error to use a normal predicate
739 without specifying a mode.
741 Predicates that do something different with their @var{mode} argument
742 are called @dfn{special}.  The generic predicates
743 @code{address_operand} and @code{pmode_register_operand} are special
744 predicates.  @command{genrecog} does not do any optimizations or
745 diagnosis when special predicates are used.
747 @menu
748 * Machine-Independent Predicates::  Predicates available to all back ends.
749 * Defining Predicates::             How to write machine-specific predicate
750                                     functions.
751 @end menu
753 @node Machine-Independent Predicates
754 @subsection Machine-Independent Predicates
755 @cindex machine-independent predicates
756 @cindex generic predicates
758 These are the generic predicates available to all back ends.  They are
759 defined in @file{recog.c}.  The first category of predicates allow
760 only constant, or @dfn{immediate}, operands.
762 @defun immediate_operand
763 This predicate allows any sort of constant that fits in @var{mode}.
764 It is an appropriate choice for instructions that take operands that
765 must be constant.
766 @end defun
768 @defun const_int_operand
769 This predicate allows any @code{CONST_INT} expression that fits in
770 @var{mode}.  It is an appropriate choice for an immediate operand that
771 does not allow a symbol or label.
772 @end defun
774 @defun const_double_operand
775 This predicate accepts any @code{CONST_DOUBLE} expression that has
776 exactly @var{mode}.  If @var{mode} is @code{VOIDmode}, it will also
777 accept @code{CONST_INT}.  It is intended for immediate floating point
778 constants.
779 @end defun
781 @noindent
782 The second category of predicates allow only some kind of machine
783 register.
785 @defun register_operand
786 This predicate allows any @code{REG} or @code{SUBREG} expression that
787 is valid for @var{mode}.  It is often suitable for arithmetic
788 instruction operands on a RISC machine.
789 @end defun
791 @defun pmode_register_operand
792 This is a slight variant on @code{register_operand} which works around
793 a limitation in the machine-description reader.
795 @smallexample
796 (match_operand @var{n} "pmode_register_operand" @var{constraint})
797 @end smallexample
799 @noindent
800 means exactly what
802 @smallexample
803 (match_operand:P @var{n} "register_operand" @var{constraint})
804 @end smallexample
806 @noindent
807 would mean, if the machine-description reader accepted @samp{:P}
808 mode suffixes.  Unfortunately, it cannot, because @code{Pmode} is an
809 alias for some other mode, and might vary with machine-specific
810 options.  @xref{Misc}.
811 @end defun
813 @defun scratch_operand
814 This predicate allows hard registers and @code{SCRATCH} expressions,
815 but not pseudo-registers.  It is used internally by @code{match_scratch};
816 it should not be used directly.
817 @end defun
819 @noindent
820 The third category of predicates allow only some kind of memory reference.
822 @defun memory_operand
823 This predicate allows any valid reference to a quantity of mode
824 @var{mode} in memory, as determined by the weak form of
825 @code{GO_IF_LEGITIMATE_ADDRESS} (@pxref{Addressing Modes}).
826 @end defun
828 @defun address_operand
829 This predicate is a little unusual; it allows any operand that is a
830 valid expression for the @emph{address} of a quantity of mode
831 @var{mode}, again determined by the weak form of
832 @code{GO_IF_LEGITIMATE_ADDRESS}.  To first order, if
833 @samp{@w{(mem:@var{mode} (@var{exp}))}} is acceptable to
834 @code{memory_operand}, then @var{exp} is acceptable to
835 @code{address_operand}.  Note that @var{exp} does not necessarily have
836 the mode @var{mode}.
837 @end defun
839 @defun indirect_operand
840 This is a stricter form of @code{memory_operand} which allows only
841 memory references with a @code{general_operand} as the address
842 expression.  New uses of this predicate are discouraged, because
843 @code{general_operand} is very permissive, so it's hard to tell what
844 an @code{indirect_operand} does or does not allow.  If a target has
845 different requirements for memory operands for different instructions,
846 it is better to define target-specific predicates which enforce the
847 hardware's requirements explicitly.
848 @end defun
850 @defun push_operand
851 This predicate allows a memory reference suitable for pushing a value
852 onto the stack.  This will be a @code{MEM} which refers to
853 @code{stack_pointer_rtx}, with a side-effect in its address expression
854 (@pxref{Incdec}); which one is determined by the
855 @code{STACK_PUSH_CODE} macro (@pxref{Frame Layout}).
856 @end defun
858 @defun pop_operand
859 This predicate allows a memory reference suitable for popping a value
860 off the stack.  Again, this will be a @code{MEM} referring to
861 @code{stack_pointer_rtx}, with a side-effect in its address
862 expression.  However, this time @code{STACK_POP_CODE} is expected.
863 @end defun
865 @noindent
866 The fourth category of predicates allow some combination of the above
867 operands.
869 @defun nonmemory_operand
870 This predicate allows any immediate or register operand valid for @var{mode}.
871 @end defun
873 @defun nonimmediate_operand
874 This predicate allows any register or memory operand valid for @var{mode}.
875 @end defun
877 @defun general_operand
878 This predicate allows any immediate, register, or memory operand
879 valid for @var{mode}.
880 @end defun
882 @noindent
883 Finally, there are two generic operator predicates.
885 @defun comparison_operator
886 This predicate matches any expression which performs an arithmetic
887 comparison in @var{mode}; that is, @code{COMPARISON_P} is true for the
888 expression code.
889 @end defun
891 @defun ordered_comparison_operator
892 This predicate matches any expression which performs an arithmetic
893 comparison in @var{mode} and whose expression code is valid for integer
894 modes; that is, the expression code will be one of @code{eq}, @code{ne},
895 @code{lt}, @code{ltu}, @code{le}, @code{leu}, @code{gt}, @code{gtu},
896 @code{ge}, @code{geu}.
897 @end defun
899 @node Defining Predicates
900 @subsection Defining Machine-Specific Predicates
901 @cindex defining predicates
902 @findex define_predicate
903 @findex define_special_predicate
905 Many machines have requirements for their operands that cannot be
906 expressed precisely using the generic predicates.  You can define
907 additional predicates using @code{define_predicate} and
908 @code{define_special_predicate} expressions.  These expressions have
909 three operands:
911 @itemize @bullet
912 @item
913 The name of the predicate, as it will be referred to in
914 @code{match_operand} or @code{match_operator} expressions.
916 @item
917 An RTL expression which evaluates to true if the predicate allows the
918 operand @var{op}, false if it does not.  This expression can only use
919 the following RTL codes:
921 @table @code
922 @item MATCH_OPERAND
923 When written inside a predicate expression, a @code{MATCH_OPERAND}
924 expression evaluates to true if the predicate it names would allow
925 @var{op}.  The operand number and constraint are ignored.  Due to
926 limitations in @command{genrecog}, you can only refer to generic
927 predicates and predicates that have already been defined.
929 @item MATCH_CODE
930 This expression evaluates to true if @var{op} or a specified
931 subexpression of @var{op} has one of a given list of RTX codes.
933 The first operand of this expression is a string constant containing a
934 comma-separated list of RTX code names (in lower case).  These are the
935 codes for which the @code{MATCH_CODE} will be true.
937 The second operand is a string constant which indicates what
938 subexpression of @var{op} to examine.  If it is absent or the empty
939 string, @var{op} itself is examined.  Otherwise, the string constant
940 must be a sequence of digits and/or lowercase letters.  Each character
941 indicates a subexpression to extract from the current expression; for
942 the first character this is @var{op}, for the second and subsequent
943 characters it is the result of the previous character.  A digit
944 @var{n} extracts @samp{@w{XEXP (@var{e}, @var{n})}}; a letter @var{l}
945 extracts @samp{@w{XVECEXP (@var{e}, 0, @var{n})}} where @var{n} is the
946 alphabetic ordinal of @var{l} (0 for `a', 1 for 'b', and so on).  The
947 @code{MATCH_CODE} then examines the RTX code of the subexpression
948 extracted by the complete string.  It is not possible to extract
949 components of an @code{rtvec} that is not at position 0 within its RTX
950 object.
952 @item MATCH_TEST
953 This expression has one operand, a string constant containing a C
954 expression.  The predicate's arguments, @var{op} and @var{mode}, are
955 available with those names in the C expression.  The @code{MATCH_TEST}
956 evaluates to true if the C expression evaluates to a nonzero value.
957 @code{MATCH_TEST} expressions must not have side effects.
959 @item  AND
960 @itemx IOR
961 @itemx NOT
962 @itemx IF_THEN_ELSE
963 The basic @samp{MATCH_} expressions can be combined using these
964 logical operators, which have the semantics of the C operators
965 @samp{&&}, @samp{||}, @samp{!}, and @samp{@w{? :}} respectively.  As
966 in Common Lisp, you may give an @code{AND} or @code{IOR} expression an
967 arbitrary number of arguments; this has exactly the same effect as
968 writing a chain of two-argument @code{AND} or @code{IOR} expressions.
969 @end table
971 @item
972 An optional block of C code, which should execute
973 @samp{@w{return true}} if the predicate is found to match and
974 @samp{@w{return false}} if it does not.  It must not have any side
975 effects.  The predicate arguments, @var{op} and @var{mode}, are
976 available with those names.
978 If a code block is present in a predicate definition, then the RTL
979 expression must evaluate to true @emph{and} the code block must
980 execute @samp{@w{return true}} for the predicate to allow the operand.
981 The RTL expression is evaluated first; do not re-check anything in the
982 code block that was checked in the RTL expression.
983 @end itemize
985 The program @command{genrecog} scans @code{define_predicate} and
986 @code{define_special_predicate} expressions to determine which RTX
987 codes are possibly allowed.  You should always make this explicit in
988 the RTL predicate expression, using @code{MATCH_OPERAND} and
989 @code{MATCH_CODE}.
991 Here is an example of a simple predicate definition, from the IA64
992 machine description:
994 @smallexample
995 @group
996 ;; @r{True if @var{op} is a @code{SYMBOL_REF} which refers to the sdata section.}
997 (define_predicate "small_addr_symbolic_operand"
998   (and (match_code "symbol_ref")
999        (match_test "SYMBOL_REF_SMALL_ADDR_P (op)")))
1000 @end group
1001 @end smallexample
1003 @noindent
1004 And here is another, showing the use of the C block.
1006 @smallexample
1007 @group
1008 ;; @r{True if @var{op} is a register operand that is (or could be) a GR reg.}
1009 (define_predicate "gr_register_operand"
1010   (match_operand 0 "register_operand")
1012   unsigned int regno;
1013   if (GET_CODE (op) == SUBREG)
1014     op = SUBREG_REG (op);
1016   regno = REGNO (op);
1017   return (regno >= FIRST_PSEUDO_REGISTER || GENERAL_REGNO_P (regno));
1019 @end group
1020 @end smallexample
1022 Predicates written with @code{define_predicate} automatically include
1023 a test that @var{mode} is @code{VOIDmode}, or @var{op} has the same
1024 mode as @var{mode}, or @var{op} is a @code{CONST_INT} or
1025 @code{CONST_DOUBLE}.  They do @emph{not} check specifically for
1026 integer @code{CONST_DOUBLE}, nor do they test that the value of either
1027 kind of constant fits in the requested mode.  This is because
1028 target-specific predicates that take constants usually have to do more
1029 stringent value checks anyway.  If you need the exact same treatment
1030 of @code{CONST_INT} or @code{CONST_DOUBLE} that the generic predicates
1031 provide, use a @code{MATCH_OPERAND} subexpression to call
1032 @code{const_int_operand}, @code{const_double_operand}, or
1033 @code{immediate_operand}.
1035 Predicates written with @code{define_special_predicate} do not get any
1036 automatic mode checks, and are treated as having special mode handling
1037 by @command{genrecog}.
1039 The program @command{genpreds} is responsible for generating code to
1040 test predicates.  It also writes a header file containing function
1041 declarations for all machine-specific predicates.  It is not necessary
1042 to declare these predicates in @file{@var{cpu}-protos.h}.
1043 @end ifset
1045 @c Most of this node appears by itself (in a different place) even
1046 @c when the INTERNALS flag is clear.  Passages that require the internals
1047 @c manual's context are conditionalized to appear only in the internals manual.
1048 @ifset INTERNALS
1049 @node Constraints
1050 @section Operand Constraints
1051 @cindex operand constraints
1052 @cindex constraints
1054 Each @code{match_operand} in an instruction pattern can specify
1055 constraints for the operands allowed.  The constraints allow you to
1056 fine-tune matching within the set of operands allowed by the
1057 predicate.
1059 @end ifset
1060 @ifclear INTERNALS
1061 @node Constraints
1062 @section Constraints for @code{asm} Operands
1063 @cindex operand constraints, @code{asm}
1064 @cindex constraints, @code{asm}
1065 @cindex @code{asm} constraints
1067 Here are specific details on what constraint letters you can use with
1068 @code{asm} operands.
1069 @end ifclear
1070 Constraints can say whether
1071 an operand may be in a register, and which kinds of register; whether the
1072 operand can be a memory reference, and which kinds of address; whether the
1073 operand may be an immediate constant, and which possible values it may
1074 have.  Constraints can also require two operands to match.
1075 Side-effects aren't allowed in operands of inline @code{asm}, unless
1076 @samp{<} or @samp{>} constraints are used, because there is no guarantee
1077 that the side-effects will happen exactly once in an instruction that can update
1078 the addressing register.
1080 @ifset INTERNALS
1081 @menu
1082 * Simple Constraints::  Basic use of constraints.
1083 * Multi-Alternative::   When an insn has two alternative constraint-patterns.
1084 * Class Preferences::   Constraints guide which hard register to put things in.
1085 * Modifiers::           More precise control over effects of constraints.
1086 * Machine Constraints:: Existing constraints for some particular machines.
1087 * Disable Insn Alternatives:: Disable insn alternatives using attributes.
1088 * Define Constraints::  How to define machine-specific constraints.
1089 * C Constraint Interface:: How to test constraints from C code.
1090 @end menu
1091 @end ifset
1093 @ifclear INTERNALS
1094 @menu
1095 * Simple Constraints::  Basic use of constraints.
1096 * Multi-Alternative::   When an insn has two alternative constraint-patterns.
1097 * Modifiers::           More precise control over effects of constraints.
1098 * Machine Constraints:: Special constraints for some particular machines.
1099 @end menu
1100 @end ifclear
1102 @node Simple Constraints
1103 @subsection Simple Constraints
1104 @cindex simple constraints
1106 The simplest kind of constraint is a string full of letters, each of
1107 which describes one kind of operand that is permitted.  Here are
1108 the letters that are allowed:
1110 @table @asis
1111 @item whitespace
1112 Whitespace characters are ignored and can be inserted at any position
1113 except the first.  This enables each alternative for different operands to
1114 be visually aligned in the machine description even if they have different
1115 number of constraints and modifiers.
1117 @cindex @samp{m} in constraint
1118 @cindex memory references in constraints
1119 @item @samp{m}
1120 A memory operand is allowed, with any kind of address that the machine
1121 supports in general.
1122 Note that the letter used for the general memory constraint can be
1123 re-defined by a back end using the @code{TARGET_MEM_CONSTRAINT} macro.
1125 @cindex offsettable address
1126 @cindex @samp{o} in constraint
1127 @item @samp{o}
1128 A memory operand is allowed, but only if the address is
1129 @dfn{offsettable}.  This means that adding a small integer (actually,
1130 the width in bytes of the operand, as determined by its machine mode)
1131 may be added to the address and the result is also a valid memory
1132 address.
1134 @cindex autoincrement/decrement addressing
1135 For example, an address which is constant is offsettable; so is an
1136 address that is the sum of a register and a constant (as long as a
1137 slightly larger constant is also within the range of address-offsets
1138 supported by the machine); but an autoincrement or autodecrement
1139 address is not offsettable.  More complicated indirect/indexed
1140 addresses may or may not be offsettable depending on the other
1141 addressing modes that the machine supports.
1143 Note that in an output operand which can be matched by another
1144 operand, the constraint letter @samp{o} is valid only when accompanied
1145 by both @samp{<} (if the target machine has predecrement addressing)
1146 and @samp{>} (if the target machine has preincrement addressing).
1148 @cindex @samp{V} in constraint
1149 @item @samp{V}
1150 A memory operand that is not offsettable.  In other words, anything that
1151 would fit the @samp{m} constraint but not the @samp{o} constraint.
1153 @cindex @samp{<} in constraint
1154 @item @samp{<}
1155 A memory operand with autodecrement addressing (either predecrement or
1156 postdecrement) is allowed.  In inline @code{asm} this constraint is only
1157 allowed if the operand is used exactly once in an instruction that can
1158 handle the side-effects.  Not using an operand with @samp{<} in constraint
1159 string in the inline @code{asm} pattern at all or using it in multiple
1160 instructions isn't valid, because the side-effects wouldn't be performed
1161 or would be performed more than once.  Furthermore, on some targets
1162 the operand with @samp{<} in constraint string must be accompanied by
1163 special instruction suffixes like @code{%U0} instruction suffix on PowerPC
1164 or @code{%P0} on IA-64.
1166 @cindex @samp{>} in constraint
1167 @item @samp{>}
1168 A memory operand with autoincrement addressing (either preincrement or
1169 postincrement) is allowed.  In inline @code{asm} the same restrictions
1170 as for @samp{<} apply.
1172 @cindex @samp{r} in constraint
1173 @cindex registers in constraints
1174 @item @samp{r}
1175 A register operand is allowed provided that it is in a general
1176 register.
1178 @cindex constants in constraints
1179 @cindex @samp{i} in constraint
1180 @item @samp{i}
1181 An immediate integer operand (one with constant value) is allowed.
1182 This includes symbolic constants whose values will be known only at
1183 assembly time or later.
1185 @cindex @samp{n} in constraint
1186 @item @samp{n}
1187 An immediate integer operand with a known numeric value is allowed.
1188 Many systems cannot support assembly-time constants for operands less
1189 than a word wide.  Constraints for these operands should use @samp{n}
1190 rather than @samp{i}.
1192 @cindex @samp{I} in constraint
1193 @item @samp{I}, @samp{J}, @samp{K}, @dots{} @samp{P}
1194 Other letters in the range @samp{I} through @samp{P} may be defined in
1195 a machine-dependent fashion to permit immediate integer operands with
1196 explicit integer values in specified ranges.  For example, on the
1197 68000, @samp{I} is defined to stand for the range of values 1 to 8.
1198 This is the range permitted as a shift count in the shift
1199 instructions.
1201 @cindex @samp{E} in constraint
1202 @item @samp{E}
1203 An immediate floating operand (expression code @code{const_double}) is
1204 allowed, but only if the target floating point format is the same as
1205 that of the host machine (on which the compiler is running).
1207 @cindex @samp{F} in constraint
1208 @item @samp{F}
1209 An immediate floating operand (expression code @code{const_double} or
1210 @code{const_vector}) is allowed.
1212 @cindex @samp{G} in constraint
1213 @cindex @samp{H} in constraint
1214 @item @samp{G}, @samp{H}
1215 @samp{G} and @samp{H} may be defined in a machine-dependent fashion to
1216 permit immediate floating operands in particular ranges of values.
1218 @cindex @samp{s} in constraint
1219 @item @samp{s}
1220 An immediate integer operand whose value is not an explicit integer is
1221 allowed.
1223 This might appear strange; if an insn allows a constant operand with a
1224 value not known at compile time, it certainly must allow any known
1225 value.  So why use @samp{s} instead of @samp{i}?  Sometimes it allows
1226 better code to be generated.
1228 For example, on the 68000 in a fullword instruction it is possible to
1229 use an immediate operand; but if the immediate value is between @minus{}128
1230 and 127, better code results from loading the value into a register and
1231 using the register.  This is because the load into the register can be
1232 done with a @samp{moveq} instruction.  We arrange for this to happen
1233 by defining the letter @samp{K} to mean ``any integer outside the
1234 range @minus{}128 to 127'', and then specifying @samp{Ks} in the operand
1235 constraints.
1237 @cindex @samp{g} in constraint
1238 @item @samp{g}
1239 Any register, memory or immediate integer operand is allowed, except for
1240 registers that are not general registers.
1242 @cindex @samp{X} in constraint
1243 @item @samp{X}
1244 @ifset INTERNALS
1245 Any operand whatsoever is allowed, even if it does not satisfy
1246 @code{general_operand}.  This is normally used in the constraint of
1247 a @code{match_scratch} when certain alternatives will not actually
1248 require a scratch register.
1249 @end ifset
1250 @ifclear INTERNALS
1251 Any operand whatsoever is allowed.
1252 @end ifclear
1254 @cindex @samp{0} in constraint
1255 @cindex digits in constraint
1256 @item @samp{0}, @samp{1}, @samp{2}, @dots{} @samp{9}
1257 An operand that matches the specified operand number is allowed.  If a
1258 digit is used together with letters within the same alternative, the
1259 digit should come last.
1261 This number is allowed to be more than a single digit.  If multiple
1262 digits are encountered consecutively, they are interpreted as a single
1263 decimal integer.  There is scant chance for ambiguity, since to-date
1264 it has never been desirable that @samp{10} be interpreted as matching
1265 either operand 1 @emph{or} operand 0.  Should this be desired, one
1266 can use multiple alternatives instead.
1268 @cindex matching constraint
1269 @cindex constraint, matching
1270 This is called a @dfn{matching constraint} and what it really means is
1271 that the assembler has only a single operand that fills two roles
1272 @ifset INTERNALS
1273 considered separate in the RTL insn.  For example, an add insn has two
1274 input operands and one output operand in the RTL, but on most CISC
1275 @end ifset
1276 @ifclear INTERNALS
1277 which @code{asm} distinguishes.  For example, an add instruction uses
1278 two input operands and an output operand, but on most CISC
1279 @end ifclear
1280 machines an add instruction really has only two operands, one of them an
1281 input-output operand:
1283 @smallexample
1284 addl #35,r12
1285 @end smallexample
1287 Matching constraints are used in these circumstances.
1288 More precisely, the two operands that match must include one input-only
1289 operand and one output-only operand.  Moreover, the digit must be a
1290 smaller number than the number of the operand that uses it in the
1291 constraint.
1293 @ifset INTERNALS
1294 For operands to match in a particular case usually means that they
1295 are identical-looking RTL expressions.  But in a few special cases
1296 specific kinds of dissimilarity are allowed.  For example, @code{*x}
1297 as an input operand will match @code{*x++} as an output operand.
1298 For proper results in such cases, the output template should always
1299 use the output-operand's number when printing the operand.
1300 @end ifset
1302 @cindex load address instruction
1303 @cindex push address instruction
1304 @cindex address constraints
1305 @cindex @samp{p} in constraint
1306 @item @samp{p}
1307 An operand that is a valid memory address is allowed.  This is
1308 for ``load address'' and ``push address'' instructions.
1310 @findex address_operand
1311 @samp{p} in the constraint must be accompanied by @code{address_operand}
1312 as the predicate in the @code{match_operand}.  This predicate interprets
1313 the mode specified in the @code{match_operand} as the mode of the memory
1314 reference for which the address would be valid.
1316 @cindex other register constraints
1317 @cindex extensible constraints
1318 @item @var{other-letters}
1319 Other letters can be defined in machine-dependent fashion to stand for
1320 particular classes of registers or other arbitrary operand types.
1321 @samp{d}, @samp{a} and @samp{f} are defined on the 68000/68020 to stand
1322 for data, address and floating point registers.
1323 @end table
1325 @ifset INTERNALS
1326 In order to have valid assembler code, each operand must satisfy
1327 its constraint.  But a failure to do so does not prevent the pattern
1328 from applying to an insn.  Instead, it directs the compiler to modify
1329 the code so that the constraint will be satisfied.  Usually this is
1330 done by copying an operand into a register.
1332 Contrast, therefore, the two instruction patterns that follow:
1334 @smallexample
1335 (define_insn ""
1336   [(set (match_operand:SI 0 "general_operand" "=r")
1337         (plus:SI (match_dup 0)
1338                  (match_operand:SI 1 "general_operand" "r")))]
1339   ""
1340   "@dots{}")
1341 @end smallexample
1343 @noindent
1344 which has two operands, one of which must appear in two places, and
1346 @smallexample
1347 (define_insn ""
1348   [(set (match_operand:SI 0 "general_operand" "=r")
1349         (plus:SI (match_operand:SI 1 "general_operand" "0")
1350                  (match_operand:SI 2 "general_operand" "r")))]
1351   ""
1352   "@dots{}")
1353 @end smallexample
1355 @noindent
1356 which has three operands, two of which are required by a constraint to be
1357 identical.  If we are considering an insn of the form
1359 @smallexample
1360 (insn @var{n} @var{prev} @var{next}
1361   (set (reg:SI 3)
1362        (plus:SI (reg:SI 6) (reg:SI 109)))
1363   @dots{})
1364 @end smallexample
1366 @noindent
1367 the first pattern would not apply at all, because this insn does not
1368 contain two identical subexpressions in the right place.  The pattern would
1369 say, ``That does not look like an add instruction; try other patterns''.
1370 The second pattern would say, ``Yes, that's an add instruction, but there
1371 is something wrong with it''.  It would direct the reload pass of the
1372 compiler to generate additional insns to make the constraint true.  The
1373 results might look like this:
1375 @smallexample
1376 (insn @var{n2} @var{prev} @var{n}
1377   (set (reg:SI 3) (reg:SI 6))
1378   @dots{})
1380 (insn @var{n} @var{n2} @var{next}
1381   (set (reg:SI 3)
1382        (plus:SI (reg:SI 3) (reg:SI 109)))
1383   @dots{})
1384 @end smallexample
1386 It is up to you to make sure that each operand, in each pattern, has
1387 constraints that can handle any RTL expression that could be present for
1388 that operand.  (When multiple alternatives are in use, each pattern must,
1389 for each possible combination of operand expressions, have at least one
1390 alternative which can handle that combination of operands.)  The
1391 constraints don't need to @emph{allow} any possible operand---when this is
1392 the case, they do not constrain---but they must at least point the way to
1393 reloading any possible operand so that it will fit.
1395 @itemize @bullet
1396 @item
1397 If the constraint accepts whatever operands the predicate permits,
1398 there is no problem: reloading is never necessary for this operand.
1400 For example, an operand whose constraints permit everything except
1401 registers is safe provided its predicate rejects registers.
1403 An operand whose predicate accepts only constant values is safe
1404 provided its constraints include the letter @samp{i}.  If any possible
1405 constant value is accepted, then nothing less than @samp{i} will do;
1406 if the predicate is more selective, then the constraints may also be
1407 more selective.
1409 @item
1410 Any operand expression can be reloaded by copying it into a register.
1411 So if an operand's constraints allow some kind of register, it is
1412 certain to be safe.  It need not permit all classes of registers; the
1413 compiler knows how to copy a register into another register of the
1414 proper class in order to make an instruction valid.
1416 @cindex nonoffsettable memory reference
1417 @cindex memory reference, nonoffsettable
1418 @item
1419 A nonoffsettable memory reference can be reloaded by copying the
1420 address into a register.  So if the constraint uses the letter
1421 @samp{o}, all memory references are taken care of.
1423 @item
1424 A constant operand can be reloaded by allocating space in memory to
1425 hold it as preinitialized data.  Then the memory reference can be used
1426 in place of the constant.  So if the constraint uses the letters
1427 @samp{o} or @samp{m}, constant operands are not a problem.
1429 @item
1430 If the constraint permits a constant and a pseudo register used in an insn
1431 was not allocated to a hard register and is equivalent to a constant,
1432 the register will be replaced with the constant.  If the predicate does
1433 not permit a constant and the insn is re-recognized for some reason, the
1434 compiler will crash.  Thus the predicate must always recognize any
1435 objects allowed by the constraint.
1436 @end itemize
1438 If the operand's predicate can recognize registers, but the constraint does
1439 not permit them, it can make the compiler crash.  When this operand happens
1440 to be a register, the reload pass will be stymied, because it does not know
1441 how to copy a register temporarily into memory.
1443 If the predicate accepts a unary operator, the constraint applies to the
1444 operand.  For example, the MIPS processor at ISA level 3 supports an
1445 instruction which adds two registers in @code{SImode} to produce a
1446 @code{DImode} result, but only if the registers are correctly sign
1447 extended.  This predicate for the input operands accepts a
1448 @code{sign_extend} of an @code{SImode} register.  Write the constraint
1449 to indicate the type of register that is required for the operand of the
1450 @code{sign_extend}.
1451 @end ifset
1453 @node Multi-Alternative
1454 @subsection Multiple Alternative Constraints
1455 @cindex multiple alternative constraints
1457 Sometimes a single instruction has multiple alternative sets of possible
1458 operands.  For example, on the 68000, a logical-or instruction can combine
1459 register or an immediate value into memory, or it can combine any kind of
1460 operand into a register; but it cannot combine one memory location into
1461 another.
1463 These constraints are represented as multiple alternatives.  An alternative
1464 can be described by a series of letters for each operand.  The overall
1465 constraint for an operand is made from the letters for this operand
1466 from the first alternative, a comma, the letters for this operand from
1467 the second alternative, a comma, and so on until the last alternative.
1468 @ifset INTERNALS
1469 Here is how it is done for fullword logical-or on the 68000:
1471 @smallexample
1472 (define_insn "iorsi3"
1473   [(set (match_operand:SI 0 "general_operand" "=m,d")
1474         (ior:SI (match_operand:SI 1 "general_operand" "%0,0")
1475                 (match_operand:SI 2 "general_operand" "dKs,dmKs")))]
1476   @dots{})
1477 @end smallexample
1479 The first alternative has @samp{m} (memory) for operand 0, @samp{0} for
1480 operand 1 (meaning it must match operand 0), and @samp{dKs} for operand
1481 2.  The second alternative has @samp{d} (data register) for operand 0,
1482 @samp{0} for operand 1, and @samp{dmKs} for operand 2.  The @samp{=} and
1483 @samp{%} in the constraints apply to all the alternatives; their
1484 meaning is explained in the next section (@pxref{Class Preferences}).
1485 @end ifset
1487 @c FIXME Is this ? and ! stuff of use in asm()?  If not, hide unless INTERNAL
1488 If all the operands fit any one alternative, the instruction is valid.
1489 Otherwise, for each alternative, the compiler counts how many instructions
1490 must be added to copy the operands so that that alternative applies.
1491 The alternative requiring the least copying is chosen.  If two alternatives
1492 need the same amount of copying, the one that comes first is chosen.
1493 These choices can be altered with the @samp{?} and @samp{!} characters:
1495 @table @code
1496 @cindex @samp{?} in constraint
1497 @cindex question mark
1498 @item ?
1499 Disparage slightly the alternative that the @samp{?} appears in,
1500 as a choice when no alternative applies exactly.  The compiler regards
1501 this alternative as one unit more costly for each @samp{?} that appears
1502 in it.
1504 @cindex @samp{!} in constraint
1505 @cindex exclamation point
1506 @item !
1507 Disparage severely the alternative that the @samp{!} appears in.
1508 This alternative can still be used if it fits without reloading,
1509 but if reloading is needed, some other alternative will be used.
1511 @cindex @samp{^} in constraint
1512 @cindex caret
1513 @item ^
1514 This constraint is analogous to @samp{?} but it disparages slightly
1515 the alternative only if the operand with the @samp{^} needs a reload.
1517 @cindex @samp{$} in constraint
1518 @cindex dollar sign
1519 @item $
1520 This constraint is analogous to @samp{!} but it disparages severely
1521 the alternative only if the operand with the @samp{$} needs a reload.
1522 @end table
1524 @ifset INTERNALS
1525 When an insn pattern has multiple alternatives in its constraints, often
1526 the appearance of the assembler code is determined mostly by which
1527 alternative was matched.  When this is so, the C code for writing the
1528 assembler code can use the variable @code{which_alternative}, which is
1529 the ordinal number of the alternative that was actually satisfied (0 for
1530 the first, 1 for the second alternative, etc.).  @xref{Output Statement}.
1531 @end ifset
1533 @ifset INTERNALS
1534 @node Class Preferences
1535 @subsection Register Class Preferences
1536 @cindex class preference constraints
1537 @cindex register class preference constraints
1539 @cindex voting between constraint alternatives
1540 The operand constraints have another function: they enable the compiler
1541 to decide which kind of hardware register a pseudo register is best
1542 allocated to.  The compiler examines the constraints that apply to the
1543 insns that use the pseudo register, looking for the machine-dependent
1544 letters such as @samp{d} and @samp{a} that specify classes of registers.
1545 The pseudo register is put in whichever class gets the most ``votes''.
1546 The constraint letters @samp{g} and @samp{r} also vote: they vote in
1547 favor of a general register.  The machine description says which registers
1548 are considered general.
1550 Of course, on some machines all registers are equivalent, and no register
1551 classes are defined.  Then none of this complexity is relevant.
1552 @end ifset
1554 @node Modifiers
1555 @subsection Constraint Modifier Characters
1556 @cindex modifiers in constraints
1557 @cindex constraint modifier characters
1559 @c prevent bad page break with this line
1560 Here are constraint modifier characters.
1562 @table @samp
1563 @cindex @samp{=} in constraint
1564 @item =
1565 Means that this operand is written to by this instruction:
1566 the previous value is discarded and replaced by new data.
1568 @cindex @samp{+} in constraint
1569 @item +
1570 Means that this operand is both read and written by the instruction.
1572 When the compiler fixes up the operands to satisfy the constraints,
1573 it needs to know which operands are read by the instruction and
1574 which are written by it.  @samp{=} identifies an operand which is only
1575 written; @samp{+} identifies an operand that is both read and written; all
1576 other operands are assumed to only be read.
1578 If you specify @samp{=} or @samp{+} in a constraint, you put it in the
1579 first character of the constraint string.
1581 @cindex @samp{&} in constraint
1582 @cindex earlyclobber operand
1583 @item &
1584 Means (in a particular alternative) that this operand is an
1585 @dfn{earlyclobber} operand, which is written before the instruction is
1586 finished using the input operands.  Therefore, this operand may not lie
1587 in a register that is read by the instruction or as part of any memory
1588 address.
1590 @samp{&} applies only to the alternative in which it is written.  In
1591 constraints with multiple alternatives, sometimes one alternative
1592 requires @samp{&} while others do not.  See, for example, the
1593 @samp{movdf} insn of the 68000.
1595 A operand which is read by the instruction can be tied to an earlyclobber
1596 operand if its only use as an input occurs before the early result is
1597 written.  Adding alternatives of this form often allows GCC to produce
1598 better code when only some of the read operands can be affected by the
1599 earlyclobber. See, for example, the @samp{mulsi3} insn of the ARM@.
1601 Furthermore, if the @dfn{earlyclobber} operand is also a read/write
1602 operand, then that operand is written only after it's used.
1604 @samp{&} does not obviate the need to write @samp{=} or @samp{+}.  As
1605 @dfn{earlyclobber} operands are always written, a read-only
1606 @dfn{earlyclobber} operand is ill-formed and will be rejected by the
1607 compiler.
1609 @cindex @samp{%} in constraint
1610 @item %
1611 Declares the instruction to be commutative for this operand and the
1612 following operand.  This means that the compiler may interchange the
1613 two operands if that is the cheapest way to make all operands fit the
1614 constraints.  @samp{%} applies to all alternatives and must appear as
1615 the first character in the constraint.  Only read-only operands can use
1616 @samp{%}.
1618 @ifset INTERNALS
1619 This is often used in patterns for addition instructions
1620 that really have only two operands: the result must go in one of the
1621 arguments.  Here for example, is how the 68000 halfword-add
1622 instruction is defined:
1624 @smallexample
1625 (define_insn "addhi3"
1626   [(set (match_operand:HI 0 "general_operand" "=m,r")
1627      (plus:HI (match_operand:HI 1 "general_operand" "%0,0")
1628               (match_operand:HI 2 "general_operand" "di,g")))]
1629   @dots{})
1630 @end smallexample
1631 @end ifset
1632 GCC can only handle one commutative pair in an asm; if you use more,
1633 the compiler may fail.  Note that you need not use the modifier if
1634 the two alternatives are strictly identical; this would only waste
1635 time in the reload pass.  The modifier is not operational after
1636 register allocation, so the result of @code{define_peephole2}
1637 and @code{define_split}s performed after reload cannot rely on
1638 @samp{%} to make the intended insn match.
1640 @cindex @samp{#} in constraint
1641 @item #
1642 Says that all following characters, up to the next comma, are to be
1643 ignored as a constraint.  They are significant only for choosing
1644 register preferences.
1646 @cindex @samp{*} in constraint
1647 @item *
1648 Says that the following character should be ignored when choosing
1649 register preferences.  @samp{*} has no effect on the meaning of the
1650 constraint as a constraint, and no effect on reloading.  For LRA
1651 @samp{*} additionally disparages slightly the alternative if the
1652 following character matches the operand.
1654 @ifset INTERNALS
1655 Here is an example: the 68000 has an instruction to sign-extend a
1656 halfword in a data register, and can also sign-extend a value by
1657 copying it into an address register.  While either kind of register is
1658 acceptable, the constraints on an address-register destination are
1659 less strict, so it is best if register allocation makes an address
1660 register its goal.  Therefore, @samp{*} is used so that the @samp{d}
1661 constraint letter (for data register) is ignored when computing
1662 register preferences.
1664 @smallexample
1665 (define_insn "extendhisi2"
1666   [(set (match_operand:SI 0 "general_operand" "=*d,a")
1667         (sign_extend:SI
1668          (match_operand:HI 1 "general_operand" "0,g")))]
1669   @dots{})
1670 @end smallexample
1671 @end ifset
1672 @end table
1674 @node Machine Constraints
1675 @subsection Constraints for Particular Machines
1676 @cindex machine specific constraints
1677 @cindex constraints, machine specific
1679 Whenever possible, you should use the general-purpose constraint letters
1680 in @code{asm} arguments, since they will convey meaning more readily to
1681 people reading your code.  Failing that, use the constraint letters
1682 that usually have very similar meanings across architectures.  The most
1683 commonly used constraints are @samp{m} and @samp{r} (for memory and
1684 general-purpose registers respectively; @pxref{Simple Constraints}), and
1685 @samp{I}, usually the letter indicating the most common
1686 immediate-constant format.
1688 Each architecture defines additional constraints.  These constraints
1689 are used by the compiler itself for instruction generation, as well as
1690 for @code{asm} statements; therefore, some of the constraints are not
1691 particularly useful for @code{asm}.  Here is a summary of some of the
1692 machine-dependent constraints available on some particular machines;
1693 it includes both constraints that are useful for @code{asm} and
1694 constraints that aren't.  The compiler source file mentioned in the
1695 table heading for each architecture is the definitive reference for
1696 the meanings of that architecture's constraints.
1698 @c Please keep this table alphabetized by target!
1699 @table @emph
1700 @item AArch64 family---@file{config/aarch64/constraints.md}
1701 @table @code
1702 @item k
1703 The stack pointer register (@code{SP})
1705 @item w
1706 Floating point or SIMD vector register
1708 @item I
1709 Integer constant that is valid as an immediate operand in an @code{ADD}
1710 instruction
1712 @item J
1713 Integer constant that is valid as an immediate operand in a @code{SUB}
1714 instruction (once negated)
1716 @item K
1717 Integer constant that can be used with a 32-bit logical instruction
1719 @item L
1720 Integer constant that can be used with a 64-bit logical instruction
1722 @item M
1723 Integer constant that is valid as an immediate operand in a 32-bit @code{MOV}
1724 pseudo instruction. The @code{MOV} may be assembled to one of several different
1725 machine instructions depending on the value
1727 @item N
1728 Integer constant that is valid as an immediate operand in a 64-bit @code{MOV}
1729 pseudo instruction
1731 @item S
1732 An absolute symbolic address or a label reference
1734 @item Y
1735 Floating point constant zero
1737 @item Z
1738 Integer constant zero
1740 @item Ush
1741 The high part (bits 12 and upwards) of the pc-relative address of a symbol
1742 within 4GB of the instruction
1744 @item Q
1745 A memory address which uses a single base register with no offset
1747 @item Ump
1748 A memory address suitable for a load/store pair instruction in SI, DI, SF and
1749 DF modes
1751 @end table
1754 @item ARC ---@file{config/arc/constraints.md}
1755 @table @code
1756 @item q
1757 Registers usable in ARCompact 16-bit instructions: @code{r0}-@code{r3},
1758 @code{r12}-@code{r15}.  This constraint can only match when the @option{-mq}
1759 option is in effect.
1761 @item e
1762 Registers usable as base-regs of memory addresses in ARCompact 16-bit memory
1763 instructions: @code{r0}-@code{r3}, @code{r12}-@code{r15}, @code{sp}.
1764 This constraint can only match when the @option{-mq}
1765 option is in effect.
1766 @item D
1767 ARC FPX (dpfp) 64-bit registers. @code{D0}, @code{D1}.
1769 @item I
1770 A signed 12-bit integer constant.
1772 @item Cal
1773 constant for arithmetic/logical operations.  This might be any constant
1774 that can be put into a long immediate by the assmbler or linker without
1775 involving a PIC relocation.
1777 @item K
1778 A 3-bit unsigned integer constant.
1780 @item L
1781 A 6-bit unsigned integer constant.
1783 @item CnL
1784 One's complement of a 6-bit unsigned integer constant.
1786 @item CmL
1787 Two's complement of a 6-bit unsigned integer constant.
1789 @item M
1790 A 5-bit unsigned integer constant.
1792 @item O
1793 A 7-bit unsigned integer constant.
1795 @item P
1796 A 8-bit unsigned integer constant.
1798 @item H
1799 Any const_double value.
1800 @end table
1802 @item ARM family---@file{config/arm/constraints.md}
1803 @table @code
1805 @item h
1806 In Thumb state, the core registers @code{r8}-@code{r15}.
1808 @item k
1809 The stack pointer register.
1811 @item l
1812 In Thumb State the core registers @code{r0}-@code{r7}.  In ARM state this
1813 is an alias for the @code{r} constraint.
1815 @item t
1816 VFP floating-point registers @code{s0}-@code{s31}.  Used for 32 bit values.
1818 @item w
1819 VFP floating-point registers @code{d0}-@code{d31} and the appropriate
1820 subset @code{d0}-@code{d15} based on command line options.
1821 Used for 64 bit values only.  Not valid for Thumb1.
1823 @item y
1824 The iWMMX co-processor registers.
1826 @item z
1827 The iWMMX GR registers.
1829 @item G
1830 The floating-point constant 0.0
1832 @item I
1833 Integer that is valid as an immediate operand in a data processing
1834 instruction.  That is, an integer in the range 0 to 255 rotated by a
1835 multiple of 2
1837 @item J
1838 Integer in the range @minus{}4095 to 4095
1840 @item K
1841 Integer that satisfies constraint @samp{I} when inverted (ones complement)
1843 @item L
1844 Integer that satisfies constraint @samp{I} when negated (twos complement)
1846 @item M
1847 Integer in the range 0 to 32
1849 @item Q
1850 A memory reference where the exact address is in a single register
1851 (`@samp{m}' is preferable for @code{asm} statements)
1853 @item R
1854 An item in the constant pool
1856 @item S
1857 A symbol in the text segment of the current file
1859 @item Uv
1860 A memory reference suitable for VFP load/store insns (reg+constant offset)
1862 @item Uy
1863 A memory reference suitable for iWMMXt load/store instructions.
1865 @item Uq
1866 A memory reference suitable for the ARMv4 ldrsb instruction.
1867 @end table
1869 @item AVR family---@file{config/avr/constraints.md}
1870 @table @code
1871 @item l
1872 Registers from r0 to r15
1874 @item a
1875 Registers from r16 to r23
1877 @item d
1878 Registers from r16 to r31
1880 @item w
1881 Registers from r24 to r31.  These registers can be used in @samp{adiw} command
1883 @item e
1884 Pointer register (r26--r31)
1886 @item b
1887 Base pointer register (r28--r31)
1889 @item q
1890 Stack pointer register (SPH:SPL)
1892 @item t
1893 Temporary register r0
1895 @item x
1896 Register pair X (r27:r26)
1898 @item y
1899 Register pair Y (r29:r28)
1901 @item z
1902 Register pair Z (r31:r30)
1904 @item I
1905 Constant greater than @minus{}1, less than 64
1907 @item J
1908 Constant greater than @minus{}64, less than 1
1910 @item K
1911 Constant integer 2
1913 @item L
1914 Constant integer 0
1916 @item M
1917 Constant that fits in 8 bits
1919 @item N
1920 Constant integer @minus{}1
1922 @item O
1923 Constant integer 8, 16, or 24
1925 @item P
1926 Constant integer 1
1928 @item G
1929 A floating point constant 0.0
1931 @item Q
1932 A memory address based on Y or Z pointer with displacement.
1933 @end table
1935 @item Blackfin family---@file{config/bfin/constraints.md}
1936 @table @code
1937 @item a
1938 P register
1940 @item d
1941 D register
1943 @item z
1944 A call clobbered P register.
1946 @item q@var{n}
1947 A single register.  If @var{n} is in the range 0 to 7, the corresponding D
1948 register.  If it is @code{A}, then the register P0.
1950 @item D
1951 Even-numbered D register
1953 @item W
1954 Odd-numbered D register
1956 @item e
1957 Accumulator register.
1959 @item A
1960 Even-numbered accumulator register.
1962 @item B
1963 Odd-numbered accumulator register.
1965 @item b
1966 I register
1968 @item v
1969 B register
1971 @item f
1972 M register
1974 @item c
1975 Registers used for circular buffering, i.e. I, B, or L registers.
1977 @item C
1978 The CC register.
1980 @item t
1981 LT0 or LT1.
1983 @item k
1984 LC0 or LC1.
1986 @item u
1987 LB0 or LB1.
1989 @item x
1990 Any D, P, B, M, I or L register.
1992 @item y
1993 Additional registers typically used only in prologues and epilogues: RETS,
1994 RETN, RETI, RETX, RETE, ASTAT, SEQSTAT and USP.
1996 @item w
1997 Any register except accumulators or CC.
1999 @item Ksh
2000 Signed 16 bit integer (in the range @minus{}32768 to 32767)
2002 @item Kuh
2003 Unsigned 16 bit integer (in the range 0 to 65535)
2005 @item Ks7
2006 Signed 7 bit integer (in the range @minus{}64 to 63)
2008 @item Ku7
2009 Unsigned 7 bit integer (in the range 0 to 127)
2011 @item Ku5
2012 Unsigned 5 bit integer (in the range 0 to 31)
2014 @item Ks4
2015 Signed 4 bit integer (in the range @minus{}8 to 7)
2017 @item Ks3
2018 Signed 3 bit integer (in the range @minus{}3 to 4)
2020 @item Ku3
2021 Unsigned 3 bit integer (in the range 0 to 7)
2023 @item P@var{n}
2024 Constant @var{n}, where @var{n} is a single-digit constant in the range 0 to 4.
2026 @item PA
2027 An integer equal to one of the MACFLAG_XXX constants that is suitable for
2028 use with either accumulator.
2030 @item PB
2031 An integer equal to one of the MACFLAG_XXX constants that is suitable for
2032 use only with accumulator A1.
2034 @item M1
2035 Constant 255.
2037 @item M2
2038 Constant 65535.
2040 @item J
2041 An integer constant with exactly a single bit set.
2043 @item L
2044 An integer constant with all bits set except exactly one.
2046 @item H
2048 @item Q
2049 Any SYMBOL_REF.
2050 @end table
2052 @item CR16 Architecture---@file{config/cr16/cr16.h}
2053 @table @code
2055 @item b
2056 Registers from r0 to r14 (registers without stack pointer)
2058 @item t
2059 Register from r0 to r11 (all 16-bit registers)
2061 @item p
2062 Register from r12 to r15 (all 32-bit registers)
2064 @item I
2065 Signed constant that fits in 4 bits
2067 @item J
2068 Signed constant that fits in 5 bits
2070 @item K
2071 Signed constant that fits in 6 bits
2073 @item L
2074 Unsigned constant that fits in 4 bits
2076 @item M
2077 Signed constant that fits in 32 bits
2079 @item N
2080 Check for 64 bits wide constants for add/sub instructions
2082 @item G
2083 Floating point constant that is legal for store immediate
2084 @end table
2086 @item Epiphany---@file{config/epiphany/constraints.md}
2087 @table @code
2088 @item U16
2089 An unsigned 16-bit constant.
2091 @item K
2092 An unsigned 5-bit constant.
2094 @item L
2095 A signed 11-bit constant.
2097 @item Cm1
2098 A signed 11-bit constant added to @minus{}1.
2099 Can only match when the @option{-m1reg-@var{reg}} option is active.
2101 @item Cl1
2102 Left-shift of @minus{}1, i.e., a bit mask with a block of leading ones, the rest
2103 being a block of trailing zeroes.
2104 Can only match when the @option{-m1reg-@var{reg}} option is active.
2106 @item Cr1
2107 Right-shift of @minus{}1, i.e., a bit mask with a trailing block of ones, the
2108 rest being zeroes.  Or to put it another way, one less than a power of two.
2109 Can only match when the @option{-m1reg-@var{reg}} option is active.
2111 @item Cal
2112 Constant for arithmetic/logical operations.
2113 This is like @code{i}, except that for position independent code,
2114 no symbols / expressions needing relocations are allowed.
2116 @item Csy
2117 Symbolic constant for call/jump instruction.
2119 @item Rcs
2120 The register class usable in short insns.  This is a register class
2121 constraint, and can thus drive register allocation.
2122 This constraint won't match unless @option{-mprefer-short-insn-regs} is
2123 in effect.
2125 @item Rsc
2126 The the register class of registers that can be used to hold a
2127 sibcall call address.  I.e., a caller-saved register.
2129 @item Rct
2130 Core control register class.
2132 @item Rgs
2133 The register group usable in short insns.
2134 This constraint does not use a register class, so that it only
2135 passively matches suitable registers, and doesn't drive register allocation.
2137 @ifset INTERNALS
2138 @item Car
2139 Constant suitable for the addsi3_r pattern.  This is a valid offset
2140 For byte, halfword, or word addressing.
2141 @end ifset
2143 @item Rra
2144 Matches the return address if it can be replaced with the link register.
2146 @item Rcc
2147 Matches the integer condition code register.
2149 @item Sra
2150 Matches the return address if it is in a stack slot.
2152 @item Cfm
2153 Matches control register values to switch fp mode, which are encapsulated in
2154 @code{UNSPEC_FP_MODE}.
2155 @end table
2157 @item FRV---@file{config/frv/frv.h}
2158 @table @code
2159 @item a
2160 Register in the class @code{ACC_REGS} (@code{acc0} to @code{acc7}).
2162 @item b
2163 Register in the class @code{EVEN_ACC_REGS} (@code{acc0} to @code{acc7}).
2165 @item c
2166 Register in the class @code{CC_REGS} (@code{fcc0} to @code{fcc3} and
2167 @code{icc0} to @code{icc3}).
2169 @item d
2170 Register in the class @code{GPR_REGS} (@code{gr0} to @code{gr63}).
2172 @item e
2173 Register in the class @code{EVEN_REGS} (@code{gr0} to @code{gr63}).
2174 Odd registers are excluded not in the class but through the use of a machine
2175 mode larger than 4 bytes.
2177 @item f
2178 Register in the class @code{FPR_REGS} (@code{fr0} to @code{fr63}).
2180 @item h
2181 Register in the class @code{FEVEN_REGS} (@code{fr0} to @code{fr63}).
2182 Odd registers are excluded not in the class but through the use of a machine
2183 mode larger than 4 bytes.
2185 @item l
2186 Register in the class @code{LR_REG} (the @code{lr} register).
2188 @item q
2189 Register in the class @code{QUAD_REGS} (@code{gr2} to @code{gr63}).
2190 Register numbers not divisible by 4 are excluded not in the class but through
2191 the use of a machine mode larger than 8 bytes.
2193 @item t
2194 Register in the class @code{ICC_REGS} (@code{icc0} to @code{icc3}).
2196 @item u
2197 Register in the class @code{FCC_REGS} (@code{fcc0} to @code{fcc3}).
2199 @item v
2200 Register in the class @code{ICR_REGS} (@code{cc4} to @code{cc7}).
2202 @item w
2203 Register in the class @code{FCR_REGS} (@code{cc0} to @code{cc3}).
2205 @item x
2206 Register in the class @code{QUAD_FPR_REGS} (@code{fr0} to @code{fr63}).
2207 Register numbers not divisible by 4 are excluded not in the class but through
2208 the use of a machine mode larger than 8 bytes.
2210 @item z
2211 Register in the class @code{SPR_REGS} (@code{lcr} and @code{lr}).
2213 @item A
2214 Register in the class @code{QUAD_ACC_REGS} (@code{acc0} to @code{acc7}).
2216 @item B
2217 Register in the class @code{ACCG_REGS} (@code{accg0} to @code{accg7}).
2219 @item C
2220 Register in the class @code{CR_REGS} (@code{cc0} to @code{cc7}).
2222 @item G
2223 Floating point constant zero
2225 @item I
2226 6-bit signed integer constant
2228 @item J
2229 10-bit signed integer constant
2231 @item L
2232 16-bit signed integer constant
2234 @item M
2235 16-bit unsigned integer constant
2237 @item N
2238 12-bit signed integer constant that is negative---i.e.@: in the
2239 range of @minus{}2048 to @minus{}1
2241 @item O
2242 Constant zero
2244 @item P
2245 12-bit signed integer constant that is greater than zero---i.e.@: in the
2246 range of 1 to 2047.
2248 @end table
2250 @item FT32---@file{config/ft32/constraints.md}
2251 @table @code
2252 @item A
2253 An absolute address
2255 @item B
2256 An offset address
2258 @item W
2259 A register indirect memory operand
2261 @item e
2262 An offset address.
2264 @item f
2265 An offset address.
2267 @item O
2268 The constant zero or one
2270 @item I
2271 A 16-bit signed constant (@minus{}32768 @dots{} 32767)
2273 @item w
2274 A bitfield mask suitable for bext or bins
2276 @item x
2277 An inverted bitfield mask suitable for bext or bins
2279 @item L
2280 A 16-bit unsigned constant, multiple of 4 (0 @dots{} 65532)
2282 @item S
2283 A 20-bit signed constant (@minus{}524288 @dots{} 524287)
2285 @item b
2286 A constant for a bitfield width (1 @dots{} 16)
2288 @item KA
2289 A 10-bit signed constant (@minus{}512 @dots{} 511)
2291 @end table
2293 @item Hewlett-Packard PA-RISC---@file{config/pa/pa.h}
2294 @table @code
2295 @item a
2296 General register 1
2298 @item f
2299 Floating point register
2301 @item q
2302 Shift amount register
2304 @item x
2305 Floating point register (deprecated)
2307 @item y
2308 Upper floating point register (32-bit), floating point register (64-bit)
2310 @item Z
2311 Any register
2313 @item I
2314 Signed 11-bit integer constant
2316 @item J
2317 Signed 14-bit integer constant
2319 @item K
2320 Integer constant that can be deposited with a @code{zdepi} instruction
2322 @item L
2323 Signed 5-bit integer constant
2325 @item M
2326 Integer constant 0
2328 @item N
2329 Integer constant that can be loaded with a @code{ldil} instruction
2331 @item O
2332 Integer constant whose value plus one is a power of 2
2334 @item P
2335 Integer constant that can be used for @code{and} operations in @code{depi}
2336 and @code{extru} instructions
2338 @item S
2339 Integer constant 31
2341 @item U
2342 Integer constant 63
2344 @item G
2345 Floating-point constant 0.0
2347 @item A
2348 A @code{lo_sum} data-linkage-table memory operand
2350 @item Q
2351 A memory operand that can be used as the destination operand of an
2352 integer store instruction
2354 @item R
2355 A scaled or unscaled indexed memory operand
2357 @item T
2358 A memory operand for floating-point loads and stores
2360 @item W
2361 A register indirect memory operand
2362 @end table
2364 @item Intel IA-64---@file{config/ia64/ia64.h}
2365 @table @code
2366 @item a
2367 General register @code{r0} to @code{r3} for @code{addl} instruction
2369 @item b
2370 Branch register
2372 @item c
2373 Predicate register (@samp{c} as in ``conditional'')
2375 @item d
2376 Application register residing in M-unit
2378 @item e
2379 Application register residing in I-unit
2381 @item f
2382 Floating-point register
2384 @item m
2385 Memory operand.  If used together with @samp{<} or @samp{>},
2386 the operand can have postincrement and postdecrement which
2387 require printing with @samp{%Pn} on IA-64.
2389 @item G
2390 Floating-point constant 0.0 or 1.0
2392 @item I
2393 14-bit signed integer constant
2395 @item J
2396 22-bit signed integer constant
2398 @item K
2399 8-bit signed integer constant for logical instructions
2401 @item L
2402 8-bit adjusted signed integer constant for compare pseudo-ops
2404 @item M
2405 6-bit unsigned integer constant for shift counts
2407 @item N
2408 9-bit signed integer constant for load and store postincrements
2410 @item O
2411 The constant zero
2413 @item P
2414 0 or @minus{}1 for @code{dep} instruction
2416 @item Q
2417 Non-volatile memory for floating-point loads and stores
2419 @item R
2420 Integer constant in the range 1 to 4 for @code{shladd} instruction
2422 @item S
2423 Memory operand except postincrement and postdecrement.  This is
2424 now roughly the same as @samp{m} when not used together with @samp{<}
2425 or @samp{>}.
2426 @end table
2428 @item M32C---@file{config/m32c/m32c.c}
2429 @table @code
2430 @item Rsp
2431 @itemx Rfb
2432 @itemx Rsb
2433 @samp{$sp}, @samp{$fb}, @samp{$sb}.
2435 @item Rcr
2436 Any control register, when they're 16 bits wide (nothing if control
2437 registers are 24 bits wide)
2439 @item Rcl
2440 Any control register, when they're 24 bits wide.
2442 @item R0w
2443 @itemx R1w
2444 @itemx R2w
2445 @itemx R3w
2446 $r0, $r1, $r2, $r3.
2448 @item R02
2449 $r0 or $r2, or $r2r0 for 32 bit values.
2451 @item R13
2452 $r1 or $r3, or $r3r1 for 32 bit values.
2454 @item Rdi
2455 A register that can hold a 64 bit value.
2457 @item Rhl
2458 $r0 or $r1 (registers with addressable high/low bytes)
2460 @item R23
2461 $r2 or $r3
2463 @item Raa
2464 Address registers
2466 @item Raw
2467 Address registers when they're 16 bits wide.
2469 @item Ral
2470 Address registers when they're 24 bits wide.
2472 @item Rqi
2473 Registers that can hold QI values.
2475 @item Rad
2476 Registers that can be used with displacements ($a0, $a1, $sb).
2478 @item Rsi
2479 Registers that can hold 32 bit values.
2481 @item Rhi
2482 Registers that can hold 16 bit values.
2484 @item Rhc
2485 Registers chat can hold 16 bit values, including all control
2486 registers.
2488 @item Rra
2489 $r0 through R1, plus $a0 and $a1.
2491 @item Rfl
2492 The flags register.
2494 @item Rmm
2495 The memory-based pseudo-registers $mem0 through $mem15.
2497 @item Rpi
2498 Registers that can hold pointers (16 bit registers for r8c, m16c; 24
2499 bit registers for m32cm, m32c).
2501 @item Rpa
2502 Matches multiple registers in a PARALLEL to form a larger register.
2503 Used to match function return values.
2505 @item Is3
2506 @minus{}8 @dots{} 7
2508 @item IS1
2509 @minus{}128 @dots{} 127
2511 @item IS2
2512 @minus{}32768 @dots{} 32767
2514 @item IU2
2515 0 @dots{} 65535
2517 @item In4
2518 @minus{}8 @dots{} @minus{}1 or 1 @dots{} 8
2520 @item In5
2521 @minus{}16 @dots{} @minus{}1 or 1 @dots{} 16
2523 @item In6
2524 @minus{}32 @dots{} @minus{}1 or 1 @dots{} 32
2526 @item IM2
2527 @minus{}65536 @dots{} @minus{}1
2529 @item Ilb
2530 An 8 bit value with exactly one bit set.
2532 @item Ilw
2533 A 16 bit value with exactly one bit set.
2535 @item Sd
2536 The common src/dest memory addressing modes.
2538 @item Sa
2539 Memory addressed using $a0 or $a1.
2541 @item Si
2542 Memory addressed with immediate addresses.
2544 @item Ss
2545 Memory addressed using the stack pointer ($sp).
2547 @item Sf
2548 Memory addressed using the frame base register ($fb).
2550 @item Ss
2551 Memory addressed using the small base register ($sb).
2553 @item S1
2554 $r1h
2555 @end table
2557 @item MeP---@file{config/mep/constraints.md}
2558 @table @code
2560 @item a
2561 The $sp register.
2563 @item b
2564 The $tp register.
2566 @item c
2567 Any control register.
2569 @item d
2570 Either the $hi or the $lo register.
2572 @item em
2573 Coprocessor registers that can be directly loaded ($c0-$c15).
2575 @item ex
2576 Coprocessor registers that can be moved to each other.
2578 @item er
2579 Coprocessor registers that can be moved to core registers.
2581 @item h
2582 The $hi register.
2584 @item j
2585 The $rpc register.
2587 @item l
2588 The $lo register.
2590 @item t
2591 Registers which can be used in $tp-relative addressing.
2593 @item v
2594 The $gp register.
2596 @item x
2597 The coprocessor registers.
2599 @item y
2600 The coprocessor control registers.
2602 @item z
2603 The $0 register.
2605 @item A
2606 User-defined register set A.
2608 @item B
2609 User-defined register set B.
2611 @item C
2612 User-defined register set C.
2614 @item D
2615 User-defined register set D.
2617 @item I
2618 Offsets for $gp-rel addressing.
2620 @item J
2621 Constants that can be used directly with boolean insns.
2623 @item K
2624 Constants that can be moved directly to registers.
2626 @item L
2627 Small constants that can be added to registers.
2629 @item M
2630 Long shift counts.
2632 @item N
2633 Small constants that can be compared to registers.
2635 @item O
2636 Constants that can be loaded into the top half of registers.
2638 @item S
2639 Signed 8-bit immediates.
2641 @item T
2642 Symbols encoded for $tp-rel or $gp-rel addressing.
2644 @item U
2645 Non-constant addresses for loading/saving coprocessor registers.
2647 @item W
2648 The top half of a symbol's value.
2650 @item Y
2651 A register indirect address without offset.
2653 @item Z
2654 Symbolic references to the control bus.
2656 @end table
2658 @item MicroBlaze---@file{config/microblaze/constraints.md}
2659 @table @code
2660 @item d
2661 A general register (@code{r0} to @code{r31}).
2663 @item z
2664 A status register (@code{rmsr}, @code{$fcc1} to @code{$fcc7}).
2666 @end table
2668 @item MIPS---@file{config/mips/constraints.md}
2669 @table @code
2670 @item d
2671 An address register.  This is equivalent to @code{r} unless
2672 generating MIPS16 code.
2674 @item f
2675 A floating-point register (if available).
2677 @item h
2678 Formerly the @code{hi} register.  This constraint is no longer supported.
2680 @item l
2681 The @code{lo} register.  Use this register to store values that are
2682 no bigger than a word.
2684 @item x
2685 The concatenated @code{hi} and @code{lo} registers.  Use this register
2686 to store doubleword values.
2688 @item c
2689 A register suitable for use in an indirect jump.  This will always be
2690 @code{$25} for @option{-mabicalls}.
2692 @item v
2693 Register @code{$3}.  Do not use this constraint in new code;
2694 it is retained only for compatibility with glibc.
2696 @item y
2697 Equivalent to @code{r}; retained for backwards compatibility.
2699 @item z
2700 A floating-point condition code register.
2702 @item I
2703 A signed 16-bit constant (for arithmetic instructions).
2705 @item J
2706 Integer zero.
2708 @item K
2709 An unsigned 16-bit constant (for logic instructions).
2711 @item L
2712 A signed 32-bit constant in which the lower 16 bits are zero.
2713 Such constants can be loaded using @code{lui}.
2715 @item M
2716 A constant that cannot be loaded using @code{lui}, @code{addiu}
2717 or @code{ori}.
2719 @item N
2720 A constant in the range @minus{}65535 to @minus{}1 (inclusive).
2722 @item O
2723 A signed 15-bit constant.
2725 @item P
2726 A constant in the range 1 to 65535 (inclusive).
2728 @item G
2729 Floating-point zero.
2731 @item R
2732 An address that can be used in a non-macro load or store.
2734 @item ZC
2735 A memory operand whose address is formed by a base register and offset
2736 that is suitable for use in instructions with the same addressing mode
2737 as @code{ll} and @code{sc}.
2739 @item ZD
2740 An address suitable for a @code{prefetch} instruction, or for any other
2741 instruction with the same addressing mode as @code{prefetch}.
2742 @end table
2744 @item Motorola 680x0---@file{config/m68k/constraints.md}
2745 @table @code
2746 @item a
2747 Address register
2749 @item d
2750 Data register
2752 @item f
2753 68881 floating-point register, if available
2755 @item I
2756 Integer in the range 1 to 8
2758 @item J
2759 16-bit signed number
2761 @item K
2762 Signed number whose magnitude is greater than 0x80
2764 @item L
2765 Integer in the range @minus{}8 to @minus{}1
2767 @item M
2768 Signed number whose magnitude is greater than 0x100
2770 @item N
2771 Range 24 to 31, rotatert:SI 8 to 1 expressed as rotate
2773 @item O
2774 16 (for rotate using swap)
2776 @item P
2777 Range 8 to 15, rotatert:HI 8 to 1 expressed as rotate
2779 @item R
2780 Numbers that mov3q can handle
2782 @item G
2783 Floating point constant that is not a 68881 constant
2785 @item S
2786 Operands that satisfy 'm' when -mpcrel is in effect
2788 @item T
2789 Operands that satisfy 's' when -mpcrel is not in effect
2791 @item Q
2792 Address register indirect addressing mode
2794 @item U
2795 Register offset addressing
2797 @item W
2798 const_call_operand
2800 @item Cs
2801 symbol_ref or const
2803 @item Ci
2804 const_int
2806 @item C0
2807 const_int 0
2809 @item Cj
2810 Range of signed numbers that don't fit in 16 bits
2812 @item Cmvq
2813 Integers valid for mvq
2815 @item Capsw
2816 Integers valid for a moveq followed by a swap
2818 @item Cmvz
2819 Integers valid for mvz
2821 @item Cmvs
2822 Integers valid for mvs
2824 @item Ap
2825 push_operand
2827 @item Ac
2828 Non-register operands allowed in clr
2830 @end table
2832 @item Moxie---@file{config/moxie/constraints.md}
2833 @table @code
2834 @item A
2835 An absolute address
2837 @item B
2838 An offset address
2840 @item W
2841 A register indirect memory operand
2843 @item I
2844 A constant in the range of 0 to 255.
2846 @item N
2847 A constant in the range of 0 to @minus{}255.
2849 @end table
2851 @item MSP430--@file{config/msp430/constraints.md}
2852 @table @code
2854 @item R12
2855 Register R12.
2857 @item R13
2858 Register R13.
2860 @item K
2861 Integer constant 1.
2863 @item L
2864 Integer constant -1^20..1^19.
2866 @item M
2867 Integer constant 1-4.
2869 @item Ya
2870 Memory references which do not require an extended MOVX instruction.
2872 @item Yl
2873 Memory reference, labels only.
2875 @item Ys
2876 Memory reference, stack only.
2878 @end table
2880 @item NDS32---@file{config/nds32/constraints.md}
2881 @table @code
2882 @item w
2883 LOW register class $r0 to $r7 constraint for V3/V3M ISA.
2884 @item l
2885 LOW register class $r0 to $r7.
2886 @item d
2887 MIDDLE register class $r0 to $r11, $r16 to $r19.
2888 @item h
2889 HIGH register class $r12 to $r14, $r20 to $r31.
2890 @item t
2891 Temporary assist register $ta (i.e.@: $r15).
2892 @item k
2893 Stack register $sp.
2894 @item Iu03
2895 Unsigned immediate 3-bit value.
2896 @item In03
2897 Negative immediate 3-bit value in the range of @minus{}7--0.
2898 @item Iu04
2899 Unsigned immediate 4-bit value.
2900 @item Is05
2901 Signed immediate 5-bit value.
2902 @item Iu05
2903 Unsigned immediate 5-bit value.
2904 @item In05
2905 Negative immediate 5-bit value in the range of @minus{}31--0.
2906 @item Ip05
2907 Unsigned immediate 5-bit value for movpi45 instruction with range 16--47.
2908 @item Iu06
2909 Unsigned immediate 6-bit value constraint for addri36.sp instruction.
2910 @item Iu08
2911 Unsigned immediate 8-bit value.
2912 @item Iu09
2913 Unsigned immediate 9-bit value.
2914 @item Is10
2915 Signed immediate 10-bit value.
2916 @item Is11
2917 Signed immediate 11-bit value.
2918 @item Is15
2919 Signed immediate 15-bit value.
2920 @item Iu15
2921 Unsigned immediate 15-bit value.
2922 @item Ic15
2923 A constant which is not in the range of imm15u but ok for bclr instruction.
2924 @item Ie15
2925 A constant which is not in the range of imm15u but ok for bset instruction.
2926 @item It15
2927 A constant which is not in the range of imm15u but ok for btgl instruction.
2928 @item Ii15
2929 A constant whose compliment value is in the range of imm15u
2930 and ok for bitci instruction.
2931 @item Is16
2932 Signed immediate 16-bit value.
2933 @item Is17
2934 Signed immediate 17-bit value.
2935 @item Is19
2936 Signed immediate 19-bit value.
2937 @item Is20
2938 Signed immediate 20-bit value.
2939 @item Ihig
2940 The immediate value that can be simply set high 20-bit.
2941 @item Izeb
2942 The immediate value 0xff.
2943 @item Izeh
2944 The immediate value 0xffff.
2945 @item Ixls
2946 The immediate value 0x01.
2947 @item Ix11
2948 The immediate value 0x7ff.
2949 @item Ibms
2950 The immediate value with power of 2.
2951 @item Ifex
2952 The immediate value with power of 2 minus 1.
2953 @item U33
2954 Memory constraint for 333 format.
2955 @item U45
2956 Memory constraint for 45 format.
2957 @item U37
2958 Memory constraint for 37 format.
2959 @end table
2961 @item Nios II family---@file{config/nios2/constraints.md}
2962 @table @code
2964 @item I
2965 Integer that is valid as an immediate operand in an
2966 instruction taking a signed 16-bit number. Range
2967 @minus{}32768 to 32767.
2969 @item J
2970 Integer that is valid as an immediate operand in an
2971 instruction taking an unsigned 16-bit number. Range
2972 0 to 65535.
2974 @item K
2975 Integer that is valid as an immediate operand in an
2976 instruction taking only the upper 16-bits of a
2977 32-bit number. Range 32-bit numbers with the lower
2978 16-bits being 0.
2980 @item L
2981 Integer that is valid as an immediate operand for a 
2982 shift instruction. Range 0 to 31.
2984 @item M
2985 Integer that is valid as an immediate operand for
2986 only the value 0. Can be used in conjunction with
2987 the format modifier @code{z} to use @code{r0}
2988 instead of @code{0} in the assembly output.
2990 @item N
2991 Integer that is valid as an immediate operand for
2992 a custom instruction opcode. Range 0 to 255.
2994 @item S
2995 Matches immediates which are addresses in the small
2996 data section and therefore can be added to @code{gp}
2997 as a 16-bit immediate to re-create their 32-bit value.
2999 @item w
3000 A memory operand suitable for load/store IO and cache
3001 instructions.
3003 @ifset INTERNALS
3004 @item T
3005 A @code{const} wrapped @code{UNSPEC} expression,
3006 representing a supported PIC or TLS relocation.
3007 @end ifset
3009 @end table
3011 @item PDP-11---@file{config/pdp11/constraints.md}
3012 @table @code
3013 @item a
3014 Floating point registers AC0 through AC3.  These can be loaded from/to
3015 memory with a single instruction.
3017 @item d
3018 Odd numbered general registers (R1, R3, R5).  These are used for
3019 16-bit multiply operations.
3021 @item f
3022 Any of the floating point registers (AC0 through AC5).
3024 @item G
3025 Floating point constant 0.
3027 @item I
3028 An integer constant that fits in 16 bits.
3030 @item J
3031 An integer constant whose low order 16 bits are zero.
3033 @item K
3034 An integer constant that does not meet the constraints for codes
3035 @samp{I} or @samp{J}.
3037 @item L
3038 The integer constant 1.
3040 @item M
3041 The integer constant @minus{}1.
3043 @item N
3044 The integer constant 0.
3046 @item O
3047 Integer constants @minus{}4 through @minus{}1 and 1 through 4; shifts by these
3048 amounts are handled as multiple single-bit shifts rather than a single
3049 variable-length shift.
3051 @item Q
3052 A memory reference which requires an additional word (address or
3053 offset) after the opcode.
3055 @item R
3056 A memory reference that is encoded within the opcode.
3058 @end table
3060 @item PowerPC and IBM RS6000---@file{config/rs6000/constraints.md}
3061 @table @code
3062 @item b
3063 Address base register
3065 @item d
3066 Floating point register (containing 64-bit value)
3068 @item f
3069 Floating point register (containing 32-bit value)
3071 @item v
3072 Altivec vector register
3074 @item wa
3075 Any VSX register if the -mvsx option was used or NO_REGS.
3077 When using any of the register constraints (@code{wa}, @code{wd},
3078 @code{wf}, @code{wg}, @code{wh}, @code{wi}, @code{wj}, @code{wk},
3079 @code{wl}, @code{wm}, @code{ws}, @code{wt}, @code{wu}, @code{wv},
3080 @code{ww}, or @code{wy}) that take VSX registers, you must use
3081 @code{%x<n>} in the template so that the correct register is used.
3082 Otherwise the register number output in the assembly file will be
3083 incorrect if an Altivec register is an operand of a VSX instruction
3084 that expects VSX register numbering.
3086 @smallexample
3087 asm ("xvadddp %x0,%x1,%x2" : "=wa" (v1) : "wa" (v2), "wa" (v3));
3088 @end smallexample
3090 is correct, but:
3092 @smallexample
3093 asm ("xvadddp %0,%1,%2" : "=wa" (v1) : "wa" (v2), "wa" (v3));
3094 @end smallexample
3096 is not correct.
3098 @item wd
3099 VSX vector register to hold vector double data or NO_REGS.
3101 @item wf
3102 VSX vector register to hold vector float data or NO_REGS.
3104 @item wg
3105 If @option{-mmfpgpr} was used, a floating point register or NO_REGS.
3107 @item wh
3108 Floating point register if direct moves are available, or NO_REGS.
3110 @item wi
3111 FP or VSX register to hold 64-bit integers for VSX insns or NO_REGS.
3113 @item wj
3114 FP or VSX register to hold 64-bit integers for direct moves or NO_REGS.
3116 @item wk
3117 FP or VSX register to hold 64-bit doubles for direct moves or NO_REGS.
3119 @item wl
3120 Floating point register if the LFIWAX instruction is enabled or NO_REGS.
3122 @item wm
3123 VSX register if direct move instructions are enabled, or NO_REGS.
3125 @item wn
3126 No register (NO_REGS).
3128 @item wr
3129 General purpose register if 64-bit instructions are enabled or NO_REGS.
3131 @item ws
3132 VSX vector register to hold scalar double values or NO_REGS.
3134 @item wt
3135 VSX vector register to hold 128 bit integer or NO_REGS.
3137 @item wu
3138 Altivec register to use for float/32-bit int loads/stores  or NO_REGS.
3140 @item wv
3141 Altivec register to use for double loads/stores  or NO_REGS.
3143 @item ww
3144 FP or VSX register to perform float operations under @option{-mvsx} or NO_REGS.
3146 @item wx
3147 Floating point register if the STFIWX instruction is enabled or NO_REGS.
3149 @item wy
3150 FP or VSX register to perform ISA 2.07 float ops or NO_REGS.
3152 @item wz
3153 Floating point register if the LFIWZX instruction is enabled or NO_REGS.
3155 @item wD
3156 Int constant that is the element number of the 64-bit scalar in a vector.
3158 @item wQ
3159 A memory address that will work with the @code{lq} and @code{stq}
3160 instructions.
3162 @item h
3163 @samp{MQ}, @samp{CTR}, or @samp{LINK} register
3165 @item q
3166 @samp{MQ} register
3168 @item c
3169 @samp{CTR} register
3171 @item l
3172 @samp{LINK} register
3174 @item x
3175 @samp{CR} register (condition register) number 0
3177 @item y
3178 @samp{CR} register (condition register)
3180 @item z
3181 @samp{XER[CA]} carry bit (part of the XER register)
3183 @item I
3184 Signed 16-bit constant
3186 @item J
3187 Unsigned 16-bit constant shifted left 16 bits (use @samp{L} instead for
3188 @code{SImode} constants)
3190 @item K
3191 Unsigned 16-bit constant
3193 @item L
3194 Signed 16-bit constant shifted left 16 bits
3196 @item M
3197 Constant larger than 31
3199 @item N
3200 Exact power of 2
3202 @item O
3203 Zero
3205 @item P
3206 Constant whose negation is a signed 16-bit constant
3208 @item G
3209 Floating point constant that can be loaded into a register with one
3210 instruction per word
3212 @item H
3213 Integer/Floating point constant that can be loaded into a register using
3214 three instructions
3216 @item m
3217 Memory operand.
3218 Normally, @code{m} does not allow addresses that update the base register.
3219 If @samp{<} or @samp{>} constraint is also used, they are allowed and
3220 therefore on PowerPC targets in that case it is only safe
3221 to use @samp{m<>} in an @code{asm} statement if that @code{asm} statement
3222 accesses the operand exactly once.  The @code{asm} statement must also
3223 use @samp{%U@var{<opno>}} as a placeholder for the ``update'' flag in the
3224 corresponding load or store instruction.  For example:
3226 @smallexample
3227 asm ("st%U0 %1,%0" : "=m<>" (mem) : "r" (val));
3228 @end smallexample
3230 is correct but:
3232 @smallexample
3233 asm ("st %1,%0" : "=m<>" (mem) : "r" (val));
3234 @end smallexample
3236 is not.
3238 @item es
3239 A ``stable'' memory operand; that is, one which does not include any
3240 automodification of the base register.  This used to be useful when
3241 @samp{m} allowed automodification of the base register, but as those are now only
3242 allowed when @samp{<} or @samp{>} is used, @samp{es} is basically the same
3243 as @samp{m} without @samp{<} and @samp{>}.
3245 @item Q
3246 Memory operand that is an offset from a register (it is usually better
3247 to use @samp{m} or @samp{es} in @code{asm} statements)
3249 @item Z
3250 Memory operand that is an indexed or indirect from a register (it is
3251 usually better to use @samp{m} or @samp{es} in @code{asm} statements)
3253 @item R
3254 AIX TOC entry
3256 @item a
3257 Address operand that is an indexed or indirect from a register (@samp{p} is
3258 preferable for @code{asm} statements)
3260 @item S
3261 Constant suitable as a 64-bit mask operand
3263 @item T
3264 Constant suitable as a 32-bit mask operand
3266 @item U
3267 System V Release 4 small data area reference
3269 @item t
3270 AND masks that can be performed by two rldic@{l, r@} instructions
3272 @item W
3273 Vector constant that does not require memory
3275 @item j
3276 Vector constant that is all zeros.
3278 @end table
3280 @item RL78---@file{config/rl78/constraints.md}
3281 @table @code
3283 @item Int3
3284 An integer constant in the range 1 @dots{} 7.
3285 @item Int8
3286 An integer constant in the range 0 @dots{} 255.
3287 @item J
3288 An integer constant in the range @minus{}255 @dots{} 0
3289 @item K
3290 The integer constant 1.
3291 @item L
3292 The integer constant -1.
3293 @item M
3294 The integer constant 0.
3295 @item N
3296 The integer constant 2.
3297 @item O
3298 The integer constant -2.
3299 @item P
3300 An integer constant in the range 1 @dots{} 15.
3301 @item Qbi
3302 The built-in compare types--eq, ne, gtu, ltu, geu, and leu.
3303 @item Qsc
3304 The synthetic compare types--gt, lt, ge, and le.
3305 @item Wab
3306 A memory reference with an absolute address.
3307 @item Wbc
3308 A memory reference using @code{BC} as a base register, with an optional offset.
3309 @item Wca
3310 A memory reference using @code{AX}, @code{BC}, @code{DE}, or @code{HL} for the address, for calls.
3311 @item Wcv
3312 A memory reference using any 16-bit register pair for the address, for calls.
3313 @item Wd2
3314 A memory reference using @code{DE} as a base register, with an optional offset.
3315 @item Wde
3316 A memory reference using @code{DE} as a base register, without any offset.
3317 @item Wfr
3318 Any memory reference to an address in the far address space.
3319 @item Wh1
3320 A memory reference using @code{HL} as a base register, with an optional one-byte offset.
3321 @item Whb
3322 A memory reference using @code{HL} as a base register, with @code{B} or @code{C} as the index register.
3323 @item Whl
3324 A memory reference using @code{HL} as a base register, without any offset.
3325 @item Ws1
3326 A memory reference using @code{SP} as a base register, with an optional one-byte offset.
3327 @item Y
3328 Any memory reference to an address in the near address space.
3329 @item A
3330 The @code{AX} register.
3331 @item B
3332 The @code{BC} register.
3333 @item D
3334 The @code{DE} register.
3335 @item R
3336 @code{A} through @code{L} registers.
3337 @item S
3338 The @code{SP} register.
3339 @item T
3340 The @code{HL} register.
3341 @item Z08W
3342 The 16-bit @code{R8} register.
3343 @item Z10W
3344 The 16-bit @code{R10} register.
3345 @item Zint
3346 The registers reserved for interrupts (@code{R24} to @code{R31}).
3347 @item a
3348 The @code{A} register.
3349 @item b
3350 The @code{B} register.
3351 @item c
3352 The @code{C} register.
3353 @item d
3354 The @code{D} register.
3355 @item e
3356 The @code{E} register.
3357 @item h
3358 The @code{H} register.
3359 @item l
3360 The @code{L} register.
3361 @item v
3362 The virtual registers.
3363 @item w
3364 The @code{PSW} register.
3365 @item x
3366 The @code{X} register.
3368 @end table
3370 @item RX---@file{config/rx/constraints.md}
3371 @table @code
3372 @item Q
3373 An address which does not involve register indirect addressing or
3374 pre/post increment/decrement addressing.
3376 @item Symbol
3377 A symbol reference.
3379 @item Int08
3380 A constant in the range @minus{}256 to 255, inclusive.
3382 @item Sint08
3383 A constant in the range @minus{}128 to 127, inclusive.
3385 @item Sint16
3386 A constant in the range @minus{}32768 to 32767, inclusive.
3388 @item Sint24
3389 A constant in the range @minus{}8388608 to 8388607, inclusive.
3391 @item Uint04
3392 A constant in the range 0 to 15, inclusive.
3394 @end table
3396 @item S/390 and zSeries---@file{config/s390/s390.h}
3397 @table @code
3398 @item a
3399 Address register (general purpose register except r0)
3401 @item c
3402 Condition code register
3404 @item d
3405 Data register (arbitrary general purpose register)
3407 @item f
3408 Floating-point register
3410 @item I
3411 Unsigned 8-bit constant (0--255)
3413 @item J
3414 Unsigned 12-bit constant (0--4095)
3416 @item K
3417 Signed 16-bit constant (@minus{}32768--32767)
3419 @item L
3420 Value appropriate as displacement.
3421 @table @code
3422 @item (0..4095)
3423 for short displacement
3424 @item (@minus{}524288..524287)
3425 for long displacement
3426 @end table
3428 @item M
3429 Constant integer with a value of 0x7fffffff.
3431 @item N
3432 Multiple letter constraint followed by 4 parameter letters.
3433 @table @code
3434 @item 0..9:
3435 number of the part counting from most to least significant
3436 @item H,Q:
3437 mode of the part
3438 @item D,S,H:
3439 mode of the containing operand
3440 @item 0,F:
3441 value of the other parts (F---all bits set)
3442 @end table
3443 The constraint matches if the specified part of a constant
3444 has a value different from its other parts.
3446 @item Q
3447 Memory reference without index register and with short displacement.
3449 @item R
3450 Memory reference with index register and short displacement.
3452 @item S
3453 Memory reference without index register but with long displacement.
3455 @item T
3456 Memory reference with index register and long displacement.
3458 @item U
3459 Pointer with short displacement.
3461 @item W
3462 Pointer with long displacement.
3464 @item Y
3465 Shift count operand.
3467 @end table
3469 @need 1000
3470 @item SPARC---@file{config/sparc/sparc.h}
3471 @table @code
3472 @item f
3473 Floating-point register on the SPARC-V8 architecture and
3474 lower floating-point register on the SPARC-V9 architecture.
3476 @item e
3477 Floating-point register.  It is equivalent to @samp{f} on the
3478 SPARC-V8 architecture and contains both lower and upper
3479 floating-point registers on the SPARC-V9 architecture.
3481 @item c
3482 Floating-point condition code register.
3484 @item d
3485 Lower floating-point register.  It is only valid on the SPARC-V9
3486 architecture when the Visual Instruction Set is available.
3488 @item b
3489 Floating-point register.  It is only valid on the SPARC-V9 architecture
3490 when the Visual Instruction Set is available.
3492 @item h
3493 64-bit global or out register for the SPARC-V8+ architecture.
3495 @item C
3496 The constant all-ones, for floating-point.
3498 @item A
3499 Signed 5-bit constant
3501 @item D
3502 A vector constant
3504 @item I
3505 Signed 13-bit constant
3507 @item J
3508 Zero
3510 @item K
3511 32-bit constant with the low 12 bits clear (a constant that can be
3512 loaded with the @code{sethi} instruction)
3514 @item L
3515 A constant in the range supported by @code{movcc} instructions (11-bit
3516 signed immediate)
3518 @item M
3519 A constant in the range supported by @code{movrcc} instructions (10-bit
3520 signed immediate)
3522 @item N
3523 Same as @samp{K}, except that it verifies that bits that are not in the
3524 lower 32-bit range are all zero.  Must be used instead of @samp{K} for
3525 modes wider than @code{SImode}
3527 @item O
3528 The constant 4096
3530 @item G
3531 Floating-point zero
3533 @item H
3534 Signed 13-bit constant, sign-extended to 32 or 64 bits
3536 @item P
3537 The constant -1
3539 @item Q
3540 Floating-point constant whose integral representation can
3541 be moved into an integer register using a single sethi
3542 instruction
3544 @item R
3545 Floating-point constant whose integral representation can
3546 be moved into an integer register using a single mov
3547 instruction
3549 @item S
3550 Floating-point constant whose integral representation can
3551 be moved into an integer register using a high/lo_sum
3552 instruction sequence
3554 @item T
3555 Memory address aligned to an 8-byte boundary
3557 @item U
3558 Even register
3560 @item W
3561 Memory address for @samp{e} constraint registers
3563 @item w
3564 Memory address with only a base register
3566 @item Y
3567 Vector zero
3569 @end table
3571 @item SPU---@file{config/spu/spu.h}
3572 @table @code
3573 @item a
3574 An immediate which can be loaded with the il/ila/ilh/ilhu instructions.  const_int is treated as a 64 bit value.
3576 @item c
3577 An immediate for and/xor/or instructions.  const_int is treated as a 64 bit value.
3579 @item d
3580 An immediate for the @code{iohl} instruction.  const_int is treated as a 64 bit value.
3582 @item f
3583 An immediate which can be loaded with @code{fsmbi}.
3585 @item A
3586 An immediate which can be loaded with the il/ila/ilh/ilhu instructions.  const_int is treated as a 32 bit value.
3588 @item B
3589 An immediate for most arithmetic instructions.  const_int is treated as a 32 bit value.
3591 @item C
3592 An immediate for and/xor/or instructions.  const_int is treated as a 32 bit value.
3594 @item D
3595 An immediate for the @code{iohl} instruction.  const_int is treated as a 32 bit value.
3597 @item I
3598 A constant in the range [@minus{}64, 63] for shift/rotate instructions.
3600 @item J
3601 An unsigned 7-bit constant for conversion/nop/channel instructions.
3603 @item K
3604 A signed 10-bit constant for most arithmetic instructions.
3606 @item M
3607 A signed 16 bit immediate for @code{stop}.
3609 @item N
3610 An unsigned 16-bit constant for @code{iohl} and @code{fsmbi}.
3612 @item O
3613 An unsigned 7-bit constant whose 3 least significant bits are 0.
3615 @item P
3616 An unsigned 3-bit constant for 16-byte rotates and shifts
3618 @item R
3619 Call operand, reg, for indirect calls
3621 @item S
3622 Call operand, symbol, for relative calls.
3624 @item T
3625 Call operand, const_int, for absolute calls.
3627 @item U
3628 An immediate which can be loaded with the il/ila/ilh/ilhu instructions.  const_int is sign extended to 128 bit.
3630 @item W
3631 An immediate for shift and rotate instructions.  const_int is treated as a 32 bit value.
3633 @item Y
3634 An immediate for and/xor/or instructions.  const_int is sign extended as a 128 bit.
3636 @item Z
3637 An immediate for the @code{iohl} instruction.  const_int is sign extended to 128 bit.
3639 @end table
3641 @item TI C6X family---@file{config/c6x/constraints.md}
3642 @table @code
3643 @item a
3644 Register file A (A0--A31).
3646 @item b
3647 Register file B (B0--B31).
3649 @item A
3650 Predicate registers in register file A (A0--A2 on C64X and
3651 higher, A1 and A2 otherwise).
3653 @item B
3654 Predicate registers in register file B (B0--B2).
3656 @item C
3657 A call-used register in register file B (B0--B9, B16--B31).
3659 @item Da
3660 Register file A, excluding predicate registers (A3--A31,
3661 plus A0 if not C64X or higher).
3663 @item Db
3664 Register file B, excluding predicate registers (B3--B31).
3666 @item Iu4
3667 Integer constant in the range 0 @dots{} 15.
3669 @item Iu5
3670 Integer constant in the range 0 @dots{} 31.
3672 @item In5
3673 Integer constant in the range @minus{}31 @dots{} 0.
3675 @item Is5
3676 Integer constant in the range @minus{}16 @dots{} 15.
3678 @item I5x
3679 Integer constant that can be the operand of an ADDA or a SUBA insn.
3681 @item IuB
3682 Integer constant in the range 0 @dots{} 65535.
3684 @item IsB
3685 Integer constant in the range @minus{}32768 @dots{} 32767.
3687 @item IsC
3688 Integer constant in the range @math{-2^{20}} @dots{} @math{2^{20} - 1}.
3690 @item Jc
3691 Integer constant that is a valid mask for the clr instruction.
3693 @item Js
3694 Integer constant that is a valid mask for the set instruction.
3696 @item Q
3697 Memory location with A base register.
3699 @item R
3700 Memory location with B base register.
3702 @ifset INTERNALS
3703 @item S0
3704 On C64x+ targets, a GP-relative small data reference.
3706 @item S1
3707 Any kind of @code{SYMBOL_REF}, for use in a call address.
3709 @item Si
3710 Any kind of immediate operand, unless it matches the S0 constraint.
3712 @item T
3713 Memory location with B base register, but not using a long offset.
3715 @item W
3716 A memory operand with an address that can't be used in an unaligned access.
3718 @end ifset
3719 @item Z
3720 Register B14 (aka DP).
3722 @end table
3724 @item TILE-Gx---@file{config/tilegx/constraints.md}
3725 @table @code
3726 @item R00
3727 @itemx R01
3728 @itemx R02
3729 @itemx R03
3730 @itemx R04
3731 @itemx R05
3732 @itemx R06
3733 @itemx R07
3734 @itemx R08
3735 @itemx R09
3736 @itemx R10
3737 Each of these represents a register constraint for an individual
3738 register, from r0 to r10.
3740 @item I
3741 Signed 8-bit integer constant.
3743 @item J
3744 Signed 16-bit integer constant.
3746 @item K
3747 Unsigned 16-bit integer constant.
3749 @item L
3750 Integer constant that fits in one signed byte when incremented by one
3751 (@minus{}129 @dots{} 126).
3753 @item m
3754 Memory operand.  If used together with @samp{<} or @samp{>}, the
3755 operand can have postincrement which requires printing with @samp{%In}
3756 and @samp{%in} on TILE-Gx.  For example:
3758 @smallexample
3759 asm ("st_add %I0,%1,%i0" : "=m<>" (*mem) : "r" (val));
3760 @end smallexample
3762 @item M
3763 A bit mask suitable for the BFINS instruction.
3765 @item N
3766 Integer constant that is a byte tiled out eight times.
3768 @item O
3769 The integer zero constant.
3771 @item P
3772 Integer constant that is a sign-extended byte tiled out as four shorts.
3774 @item Q
3775 Integer constant that fits in one signed byte when incremented
3776 (@minus{}129 @dots{} 126), but excluding -1.
3778 @item S
3779 Integer constant that has all 1 bits consecutive and starting at bit 0.
3781 @item T
3782 A 16-bit fragment of a got, tls, or pc-relative reference.
3784 @item U
3785 Memory operand except postincrement.  This is roughly the same as
3786 @samp{m} when not used together with @samp{<} or @samp{>}.
3788 @item W
3789 An 8-element vector constant with identical elements.
3791 @item Y
3792 A 4-element vector constant with identical elements.
3794 @item Z0
3795 The integer constant 0xffffffff.
3797 @item Z1
3798 The integer constant 0xffffffff00000000.
3800 @end table
3802 @item TILEPro---@file{config/tilepro/constraints.md}
3803 @table @code
3804 @item R00
3805 @itemx R01
3806 @itemx R02
3807 @itemx R03
3808 @itemx R04
3809 @itemx R05
3810 @itemx R06
3811 @itemx R07
3812 @itemx R08
3813 @itemx R09
3814 @itemx R10
3815 Each of these represents a register constraint for an individual
3816 register, from r0 to r10.
3818 @item I
3819 Signed 8-bit integer constant.
3821 @item J
3822 Signed 16-bit integer constant.
3824 @item K
3825 Nonzero integer constant with low 16 bits zero.
3827 @item L
3828 Integer constant that fits in one signed byte when incremented by one
3829 (@minus{}129 @dots{} 126).
3831 @item m
3832 Memory operand.  If used together with @samp{<} or @samp{>}, the
3833 operand can have postincrement which requires printing with @samp{%In}
3834 and @samp{%in} on TILEPro.  For example:
3836 @smallexample
3837 asm ("swadd %I0,%1,%i0" : "=m<>" (mem) : "r" (val));
3838 @end smallexample
3840 @item M
3841 A bit mask suitable for the MM instruction.
3843 @item N
3844 Integer constant that is a byte tiled out four times.
3846 @item O
3847 The integer zero constant.
3849 @item P
3850 Integer constant that is a sign-extended byte tiled out as two shorts.
3852 @item Q
3853 Integer constant that fits in one signed byte when incremented
3854 (@minus{}129 @dots{} 126), but excluding -1.
3856 @item T
3857 A symbolic operand, or a 16-bit fragment of a got, tls, or pc-relative
3858 reference.
3860 @item U
3861 Memory operand except postincrement.  This is roughly the same as
3862 @samp{m} when not used together with @samp{<} or @samp{>}.
3864 @item W
3865 A 4-element vector constant with identical elements.
3867 @item Y
3868 A 2-element vector constant with identical elements.
3870 @end table
3872 @item Visium---@file{config/visium/constraints.md}
3873 @table @code
3874 @item b
3875 EAM register @code{mdb}
3877 @item c
3878 EAM register @code{mdc}
3880 @item f
3881 Floating point register
3883 @ifset INTERNALS
3884 @item k
3885 Register for sibcall optimization
3886 @end ifset
3888 @item l
3889 General register, but not @code{r29}, @code{r30} and @code{r31}
3891 @item t
3892 Register @code{r1}
3894 @item u
3895 Register @code{r2}
3897 @item v
3898 Register @code{r3}
3900 @item G
3901 Floating-point constant 0.0
3903 @item J
3904 Integer constant in the range 0 .. 65535 (16-bit immediate)
3906 @item K
3907 Integer constant in the range 1 .. 31 (5-bit immediate)
3909 @item L
3910 Integer constant in the range @minus{}65535 .. @minus{}1 (16-bit negative immediate)
3912 @item M
3913 Integer constant @minus{}1
3915 @item O
3916 Integer constant 0
3918 @item P
3919 Integer constant 32
3920 @end table
3922 @item x86 family---@file{config/i386/constraints.md}
3923 @table @code
3924 @item R
3925 Legacy register---the eight integer registers available on all
3926 i386 processors (@code{a}, @code{b}, @code{c}, @code{d},
3927 @code{si}, @code{di}, @code{bp}, @code{sp}).
3929 @item q
3930 Any register accessible as @code{@var{r}l}.  In 32-bit mode, @code{a},
3931 @code{b}, @code{c}, and @code{d}; in 64-bit mode, any integer register.
3933 @item Q
3934 Any register accessible as @code{@var{r}h}: @code{a}, @code{b},
3935 @code{c}, and @code{d}.
3937 @ifset INTERNALS
3938 @item l
3939 Any register that can be used as the index in a base+index memory
3940 access: that is, any general register except the stack pointer.
3941 @end ifset
3943 @item a
3944 The @code{a} register.
3946 @item b
3947 The @code{b} register.
3949 @item c
3950 The @code{c} register.
3952 @item d
3953 The @code{d} register.
3955 @item S
3956 The @code{si} register.
3958 @item D
3959 The @code{di} register.
3961 @item A
3962 The @code{a} and @code{d} registers.  This class is used for instructions
3963 that return double word results in the @code{ax:dx} register pair.  Single
3964 word values will be allocated either in @code{ax} or @code{dx}.
3965 For example on i386 the following implements @code{rdtsc}:
3967 @smallexample
3968 unsigned long long rdtsc (void)
3970   unsigned long long tick;
3971   __asm__ __volatile__("rdtsc":"=A"(tick));
3972   return tick;
3974 @end smallexample
3976 This is not correct on x86-64 as it would allocate tick in either @code{ax}
3977 or @code{dx}.  You have to use the following variant instead:
3979 @smallexample
3980 unsigned long long rdtsc (void)
3982   unsigned int tickl, tickh;
3983   __asm__ __volatile__("rdtsc":"=a"(tickl),"=d"(tickh));
3984   return ((unsigned long long)tickh << 32)|tickl;
3986 @end smallexample
3989 @item f
3990 Any 80387 floating-point (stack) register.
3992 @item t
3993 Top of 80387 floating-point stack (@code{%st(0)}).
3995 @item u
3996 Second from top of 80387 floating-point stack (@code{%st(1)}).
3998 @item y
3999 Any MMX register.
4001 @item x
4002 Any SSE register.
4004 @item Yz
4005 First SSE register (@code{%xmm0}).
4007 @ifset INTERNALS
4008 @item Y2
4009 Any SSE register, when SSE2 is enabled.
4011 @item Yi
4012 Any SSE register, when SSE2 and inter-unit moves are enabled.
4014 @item Ym
4015 Any MMX register, when inter-unit moves are enabled.
4016 @end ifset
4018 @item I
4019 Integer constant in the range 0 @dots{} 31, for 32-bit shifts.
4021 @item J
4022 Integer constant in the range 0 @dots{} 63, for 64-bit shifts.
4024 @item K
4025 Signed 8-bit integer constant.
4027 @item L
4028 @code{0xFF} or @code{0xFFFF}, for andsi as a zero-extending move.
4030 @item M
4031 0, 1, 2, or 3 (shifts for the @code{lea} instruction).
4033 @item N
4034 Unsigned 8-bit integer constant (for @code{in} and @code{out}
4035 instructions).
4037 @ifset INTERNALS
4038 @item O
4039 Integer constant in the range 0 @dots{} 127, for 128-bit shifts.
4040 @end ifset
4042 @item G
4043 Standard 80387 floating point constant.
4045 @item C
4046 Standard SSE floating point constant.
4048 @item e
4049 32-bit signed integer constant, or a symbolic reference known
4050 to fit that range (for immediate operands in sign-extending x86-64
4051 instructions).
4053 @item Z
4054 32-bit unsigned integer constant, or a symbolic reference known
4055 to fit that range (for immediate operands in zero-extending x86-64
4056 instructions).
4058 @end table
4060 @item Xstormy16---@file{config/stormy16/stormy16.h}
4061 @table @code
4062 @item a
4063 Register r0.
4065 @item b
4066 Register r1.
4068 @item c
4069 Register r2.
4071 @item d
4072 Register r8.
4074 @item e
4075 Registers r0 through r7.
4077 @item t
4078 Registers r0 and r1.
4080 @item y
4081 The carry register.
4083 @item z
4084 Registers r8 and r9.
4086 @item I
4087 A constant between 0 and 3 inclusive.
4089 @item J
4090 A constant that has exactly one bit set.
4092 @item K
4093 A constant that has exactly one bit clear.
4095 @item L
4096 A constant between 0 and 255 inclusive.
4098 @item M
4099 A constant between @minus{}255 and 0 inclusive.
4101 @item N
4102 A constant between @minus{}3 and 0 inclusive.
4104 @item O
4105 A constant between 1 and 4 inclusive.
4107 @item P
4108 A constant between @minus{}4 and @minus{}1 inclusive.
4110 @item Q
4111 A memory reference that is a stack push.
4113 @item R
4114 A memory reference that is a stack pop.
4116 @item S
4117 A memory reference that refers to a constant address of known value.
4119 @item T
4120 The register indicated by Rx (not implemented yet).
4122 @item U
4123 A constant that is not between 2 and 15 inclusive.
4125 @item Z
4126 The constant 0.
4128 @end table
4130 @item Xtensa---@file{config/xtensa/constraints.md}
4131 @table @code
4132 @item a
4133 General-purpose 32-bit register
4135 @item b
4136 One-bit boolean register
4138 @item A
4139 MAC16 40-bit accumulator register
4141 @item I
4142 Signed 12-bit integer constant, for use in MOVI instructions
4144 @item J
4145 Signed 8-bit integer constant, for use in ADDI instructions
4147 @item K
4148 Integer constant valid for BccI instructions
4150 @item L
4151 Unsigned constant valid for BccUI instructions
4153 @end table
4155 @end table
4157 @ifset INTERNALS
4158 @node Disable Insn Alternatives
4159 @subsection Disable insn alternatives using the @code{enabled} attribute
4160 @cindex enabled
4162 There are three insn attributes that may be used to selectively disable
4163 instruction alternatives:
4165 @table @code
4166 @item enabled
4167 Says whether an alternative is available on the current subtarget.
4169 @item preferred_for_size
4170 Says whether an enabled alternative should be used in code that is
4171 optimized for size.
4173 @item preferred_for_speed
4174 Says whether an enabled alternative should be used in code that is
4175 optimized for speed.
4176 @end table
4178 All these attributes should use @code{(const_int 1)} to allow an alternative
4179 or @code{(const_int 0)} to disallow it.  The attributes must be a static
4180 property of the subtarget; they cannot for example depend on the
4181 current operands, on the current optimization level, on the location
4182 of the insn within the body of a loop, on whether register allocation
4183 has finished, or on the current compiler pass.
4185 The @code{enabled} attribute is a correctness property.  It tells GCC to act
4186 as though the disabled alternatives were never defined in the first place.
4187 This is useful when adding new instructions to an existing pattern in
4188 cases where the new instructions are only available for certain cpu
4189 architecture levels (typically mapped to the @code{-march=} command-line
4190 option).
4192 In contrast, the @code{preferred_for_size} and @code{preferred_for_speed}
4193 attributes are strong optimization hints rather than correctness properties.
4194 @code{preferred_for_size} tells GCC which alternatives to consider when
4195 adding or modifying an instruction that GCC wants to optimize for size.
4196 @code{preferred_for_speed} does the same thing for speed.  Note that things
4197 like code motion can lead to cases where code optimized for size uses
4198 alternatives that are not preferred for size, and similarly for speed.
4200 Although @code{define_insn}s can in principle specify the @code{enabled}
4201 attribute directly, it is often clearer to have subsiduary attributes
4202 for each architectural feature of interest.  The @code{define_insn}s
4203 can then use these subsiduary attributes to say which alternatives
4204 require which features.  The example below does this for @code{cpu_facility}.
4206 E.g. the following two patterns could easily be merged using the @code{enabled}
4207 attribute:
4209 @smallexample
4211 (define_insn "*movdi_old"
4212   [(set (match_operand:DI 0 "register_operand" "=d")
4213         (match_operand:DI 1 "register_operand" " d"))]
4214   "!TARGET_NEW"
4215   "lgr %0,%1")
4217 (define_insn "*movdi_new"
4218   [(set (match_operand:DI 0 "register_operand" "=d,f,d")
4219         (match_operand:DI 1 "register_operand" " d,d,f"))]
4220   "TARGET_NEW"
4221   "@@
4222    lgr  %0,%1
4223    ldgr %0,%1
4224    lgdr %0,%1")
4226 @end smallexample
4230 @smallexample
4232 (define_insn "*movdi_combined"
4233   [(set (match_operand:DI 0 "register_operand" "=d,f,d")
4234         (match_operand:DI 1 "register_operand" " d,d,f"))]
4235   ""
4236   "@@
4237    lgr  %0,%1
4238    ldgr %0,%1
4239    lgdr %0,%1"
4240   [(set_attr "cpu_facility" "*,new,new")])
4242 @end smallexample
4244 with the @code{enabled} attribute defined like this:
4246 @smallexample
4248 (define_attr "cpu_facility" "standard,new" (const_string "standard"))
4250 (define_attr "enabled" ""
4251   (cond [(eq_attr "cpu_facility" "standard") (const_int 1)
4252          (and (eq_attr "cpu_facility" "new")
4253               (ne (symbol_ref "TARGET_NEW") (const_int 0)))
4254          (const_int 1)]
4255         (const_int 0)))
4257 @end smallexample
4259 @end ifset
4261 @ifset INTERNALS
4262 @node Define Constraints
4263 @subsection Defining Machine-Specific Constraints
4264 @cindex defining constraints
4265 @cindex constraints, defining
4267 Machine-specific constraints fall into two categories: register and
4268 non-register constraints.  Within the latter category, constraints
4269 which allow subsets of all possible memory or address operands should
4270 be specially marked, to give @code{reload} more information.
4272 Machine-specific constraints can be given names of arbitrary length,
4273 but they must be entirely composed of letters, digits, underscores
4274 (@samp{_}), and angle brackets (@samp{< >}).  Like C identifiers, they
4275 must begin with a letter or underscore.
4277 In order to avoid ambiguity in operand constraint strings, no
4278 constraint can have a name that begins with any other constraint's
4279 name.  For example, if @code{x} is defined as a constraint name,
4280 @code{xy} may not be, and vice versa.  As a consequence of this rule,
4281 no constraint may begin with one of the generic constraint letters:
4282 @samp{E F V X g i m n o p r s}.
4284 Register constraints correspond directly to register classes.
4285 @xref{Register Classes}.  There is thus not much flexibility in their
4286 definitions.
4288 @deffn {MD Expression} define_register_constraint name regclass docstring
4289 All three arguments are string constants.
4290 @var{name} is the name of the constraint, as it will appear in
4291 @code{match_operand} expressions.  If @var{name} is a multi-letter
4292 constraint its length shall be the same for all constraints starting
4293 with the same letter.  @var{regclass} can be either the
4294 name of the corresponding register class (@pxref{Register Classes}),
4295 or a C expression which evaluates to the appropriate register class.
4296 If it is an expression, it must have no side effects, and it cannot
4297 look at the operand.  The usual use of expressions is to map some
4298 register constraints to @code{NO_REGS} when the register class
4299 is not available on a given subarchitecture.
4301 @var{docstring} is a sentence documenting the meaning of the
4302 constraint.  Docstrings are explained further below.
4303 @end deffn
4305 Non-register constraints are more like predicates: the constraint
4306 definition gives a Boolean expression which indicates whether the
4307 constraint matches.
4309 @deffn {MD Expression} define_constraint name docstring exp
4310 The @var{name} and @var{docstring} arguments are the same as for
4311 @code{define_register_constraint}, but note that the docstring comes
4312 immediately after the name for these expressions.  @var{exp} is an RTL
4313 expression, obeying the same rules as the RTL expressions in predicate
4314 definitions.  @xref{Defining Predicates}, for details.  If it
4315 evaluates true, the constraint matches; if it evaluates false, it
4316 doesn't. Constraint expressions should indicate which RTL codes they
4317 might match, just like predicate expressions.
4319 @code{match_test} C expressions have access to the
4320 following variables:
4322 @table @var
4323 @item op
4324 The RTL object defining the operand.
4325 @item mode
4326 The machine mode of @var{op}.
4327 @item ival
4328 @samp{INTVAL (@var{op})}, if @var{op} is a @code{const_int}.
4329 @item hval
4330 @samp{CONST_DOUBLE_HIGH (@var{op})}, if @var{op} is an integer
4331 @code{const_double}.
4332 @item lval
4333 @samp{CONST_DOUBLE_LOW (@var{op})}, if @var{op} is an integer
4334 @code{const_double}.
4335 @item rval
4336 @samp{CONST_DOUBLE_REAL_VALUE (@var{op})}, if @var{op} is a floating-point
4337 @code{const_double}.
4338 @end table
4340 The @var{*val} variables should only be used once another piece of the
4341 expression has verified that @var{op} is the appropriate kind of RTL
4342 object.
4343 @end deffn
4345 Most non-register constraints should be defined with
4346 @code{define_constraint}.  The remaining two definition expressions
4347 are only appropriate for constraints that should be handled specially
4348 by @code{reload} if they fail to match.
4350 @deffn {MD Expression} define_memory_constraint name docstring exp
4351 Use this expression for constraints that match a subset of all memory
4352 operands: that is, @code{reload} can make them match by converting the
4353 operand to the form @samp{@w{(mem (reg @var{X}))}}, where @var{X} is a
4354 base register (from the register class specified by
4355 @code{BASE_REG_CLASS}, @pxref{Register Classes}).
4357 For example, on the S/390, some instructions do not accept arbitrary
4358 memory references, but only those that do not make use of an index
4359 register.  The constraint letter @samp{Q} is defined to represent a
4360 memory address of this type.  If @samp{Q} is defined with
4361 @code{define_memory_constraint}, a @samp{Q} constraint can handle any
4362 memory operand, because @code{reload} knows it can simply copy the
4363 memory address into a base register if required.  This is analogous to
4364 the way an @samp{o} constraint can handle any memory operand.
4366 The syntax and semantics are otherwise identical to
4367 @code{define_constraint}.
4368 @end deffn
4370 @deffn {MD Expression} define_address_constraint name docstring exp
4371 Use this expression for constraints that match a subset of all address
4372 operands: that is, @code{reload} can make the constraint match by
4373 converting the operand to the form @samp{@w{(reg @var{X})}}, again
4374 with @var{X} a base register.
4376 Constraints defined with @code{define_address_constraint} can only be
4377 used with the @code{address_operand} predicate, or machine-specific
4378 predicates that work the same way.  They are treated analogously to
4379 the generic @samp{p} constraint.
4381 The syntax and semantics are otherwise identical to
4382 @code{define_constraint}.
4383 @end deffn
4385 For historical reasons, names beginning with the letters @samp{G H}
4386 are reserved for constraints that match only @code{const_double}s, and
4387 names beginning with the letters @samp{I J K L M N O P} are reserved
4388 for constraints that match only @code{const_int}s.  This may change in
4389 the future.  For the time being, constraints with these names must be
4390 written in a stylized form, so that @code{genpreds} can tell you did
4391 it correctly:
4393 @smallexample
4394 @group
4395 (define_constraint "[@var{GHIJKLMNOP}]@dots{}"
4396   "@var{doc}@dots{}"
4397   (and (match_code "const_int")  ; @r{@code{const_double} for G/H}
4398        @var{condition}@dots{}))            ; @r{usually a @code{match_test}}
4399 @end group
4400 @end smallexample
4401 @c the semicolons line up in the formatted manual
4403 It is fine to use names beginning with other letters for constraints
4404 that match @code{const_double}s or @code{const_int}s.
4406 Each docstring in a constraint definition should be one or more complete
4407 sentences, marked up in Texinfo format.  @emph{They are currently unused.}
4408 In the future they will be copied into the GCC manual, in @ref{Machine
4409 Constraints}, replacing the hand-maintained tables currently found in
4410 that section.  Also, in the future the compiler may use this to give
4411 more helpful diagnostics when poor choice of @code{asm} constraints
4412 causes a reload failure.
4414 If you put the pseudo-Texinfo directive @samp{@@internal} at the
4415 beginning of a docstring, then (in the future) it will appear only in
4416 the internals manual's version of the machine-specific constraint tables.
4417 Use this for constraints that should not appear in @code{asm} statements.
4419 @node C Constraint Interface
4420 @subsection Testing constraints from C
4421 @cindex testing constraints
4422 @cindex constraints, testing
4424 It is occasionally useful to test a constraint from C code rather than
4425 implicitly via the constraint string in a @code{match_operand}.  The
4426 generated file @file{tm_p.h} declares a few interfaces for working
4427 with constraints.  At present these are defined for all constraints
4428 except @code{g} (which is equivalent to @code{general_operand}).
4430 Some valid constraint names are not valid C identifiers, so there is a
4431 mangling scheme for referring to them from C@.  Constraint names that
4432 do not contain angle brackets or underscores are left unchanged.
4433 Underscores are doubled, each @samp{<} is replaced with @samp{_l}, and
4434 each @samp{>} with @samp{_g}.  Here are some examples:
4436 @c the @c's prevent double blank lines in the printed manual.
4437 @example
4438 @multitable {Original} {Mangled}
4439 @item @strong{Original} @tab @strong{Mangled}  @c
4440 @item @code{x}     @tab @code{x}       @c
4441 @item @code{P42x}  @tab @code{P42x}    @c
4442 @item @code{P4_x}  @tab @code{P4__x}   @c
4443 @item @code{P4>x}  @tab @code{P4_gx}   @c
4444 @item @code{P4>>}  @tab @code{P4_g_g}  @c
4445 @item @code{P4_g>} @tab @code{P4__g_g} @c
4446 @end multitable
4447 @end example
4449 Throughout this section, the variable @var{c} is either a constraint
4450 in the abstract sense, or a constant from @code{enum constraint_num};
4451 the variable @var{m} is a mangled constraint name (usually as part of
4452 a larger identifier).
4454 @deftp Enum constraint_num
4455 For each constraint except @code{g}, there is a corresponding
4456 enumeration constant: @samp{CONSTRAINT_} plus the mangled name of the
4457 constraint.  Functions that take an @code{enum constraint_num} as an
4458 argument expect one of these constants.
4459 @end deftp
4461 @deftypefun {inline bool} satisfies_constraint_@var{m} (rtx @var{exp})
4462 For each non-register constraint @var{m} except @code{g}, there is
4463 one of these functions; it returns @code{true} if @var{exp} satisfies the
4464 constraint.  These functions are only visible if @file{rtl.h} was included
4465 before @file{tm_p.h}.
4466 @end deftypefun
4468 @deftypefun bool constraint_satisfied_p (rtx @var{exp}, enum constraint_num @var{c})
4469 Like the @code{satisfies_constraint_@var{m}} functions, but the
4470 constraint to test is given as an argument, @var{c}.  If @var{c}
4471 specifies a register constraint, this function will always return
4472 @code{false}.
4473 @end deftypefun
4475 @deftypefun {enum reg_class} reg_class_for_constraint (enum constraint_num @var{c})
4476 Returns the register class associated with @var{c}.  If @var{c} is not
4477 a register constraint, or those registers are not available for the
4478 currently selected subtarget, returns @code{NO_REGS}.
4479 @end deftypefun
4481 Here is an example use of @code{satisfies_constraint_@var{m}}.  In
4482 peephole optimizations (@pxref{Peephole Definitions}), operand
4483 constraint strings are ignored, so if there are relevant constraints,
4484 they must be tested in the C condition.  In the example, the
4485 optimization is applied if operand 2 does @emph{not} satisfy the
4486 @samp{K} constraint.  (This is a simplified version of a peephole
4487 definition from the i386 machine description.)
4489 @smallexample
4490 (define_peephole2
4491   [(match_scratch:SI 3 "r")
4492    (set (match_operand:SI 0 "register_operand" "")
4493         (mult:SI (match_operand:SI 1 "memory_operand" "")
4494                  (match_operand:SI 2 "immediate_operand" "")))]
4496   "!satisfies_constraint_K (operands[2])"
4498   [(set (match_dup 3) (match_dup 1))
4499    (set (match_dup 0) (mult:SI (match_dup 3) (match_dup 2)))]
4501   "")
4502 @end smallexample
4504 @node Standard Names
4505 @section Standard Pattern Names For Generation
4506 @cindex standard pattern names
4507 @cindex pattern names
4508 @cindex names, pattern
4510 Here is a table of the instruction names that are meaningful in the RTL
4511 generation pass of the compiler.  Giving one of these names to an
4512 instruction pattern tells the RTL generation pass that it can use the
4513 pattern to accomplish a certain task.
4515 @table @asis
4516 @cindex @code{mov@var{m}} instruction pattern
4517 @item @samp{mov@var{m}}
4518 Here @var{m} stands for a two-letter machine mode name, in lowercase.
4519 This instruction pattern moves data with that machine mode from operand
4520 1 to operand 0.  For example, @samp{movsi} moves full-word data.
4522 If operand 0 is a @code{subreg} with mode @var{m} of a register whose
4523 own mode is wider than @var{m}, the effect of this instruction is
4524 to store the specified value in the part of the register that corresponds
4525 to mode @var{m}.  Bits outside of @var{m}, but which are within the
4526 same target word as the @code{subreg} are undefined.  Bits which are
4527 outside the target word are left unchanged.
4529 This class of patterns is special in several ways.  First of all, each
4530 of these names up to and including full word size @emph{must} be defined,
4531 because there is no other way to copy a datum from one place to another.
4532 If there are patterns accepting operands in larger modes,
4533 @samp{mov@var{m}} must be defined for integer modes of those sizes.
4535 Second, these patterns are not used solely in the RTL generation pass.
4536 Even the reload pass can generate move insns to copy values from stack
4537 slots into temporary registers.  When it does so, one of the operands is
4538 a hard register and the other is an operand that can need to be reloaded
4539 into a register.
4541 @findex force_reg
4542 Therefore, when given such a pair of operands, the pattern must generate
4543 RTL which needs no reloading and needs no temporary registers---no
4544 registers other than the operands.  For example, if you support the
4545 pattern with a @code{define_expand}, then in such a case the
4546 @code{define_expand} mustn't call @code{force_reg} or any other such
4547 function which might generate new pseudo registers.
4549 This requirement exists even for subword modes on a RISC machine where
4550 fetching those modes from memory normally requires several insns and
4551 some temporary registers.
4553 @findex change_address
4554 During reload a memory reference with an invalid address may be passed
4555 as an operand.  Such an address will be replaced with a valid address
4556 later in the reload pass.  In this case, nothing may be done with the
4557 address except to use it as it stands.  If it is copied, it will not be
4558 replaced with a valid address.  No attempt should be made to make such
4559 an address into a valid address and no routine (such as
4560 @code{change_address}) that will do so may be called.  Note that
4561 @code{general_operand} will fail when applied to such an address.
4563 @findex reload_in_progress
4564 The global variable @code{reload_in_progress} (which must be explicitly
4565 declared if required) can be used to determine whether such special
4566 handling is required.
4568 The variety of operands that have reloads depends on the rest of the
4569 machine description, but typically on a RISC machine these can only be
4570 pseudo registers that did not get hard registers, while on other
4571 machines explicit memory references will get optional reloads.
4573 If a scratch register is required to move an object to or from memory,
4574 it can be allocated using @code{gen_reg_rtx} prior to life analysis.
4576 If there are cases which need scratch registers during or after reload,
4577 you must provide an appropriate secondary_reload target hook.
4579 @findex can_create_pseudo_p
4580 The macro @code{can_create_pseudo_p} can be used to determine if it
4581 is unsafe to create new pseudo registers.  If this variable is nonzero, then
4582 it is unsafe to call @code{gen_reg_rtx} to allocate a new pseudo.
4584 The constraints on a @samp{mov@var{m}} must permit moving any hard
4585 register to any other hard register provided that
4586 @code{HARD_REGNO_MODE_OK} permits mode @var{m} in both registers and
4587 @code{TARGET_REGISTER_MOVE_COST} applied to their classes returns a value
4588 of 2.
4590 It is obligatory to support floating point @samp{mov@var{m}}
4591 instructions into and out of any registers that can hold fixed point
4592 values, because unions and structures (which have modes @code{SImode} or
4593 @code{DImode}) can be in those registers and they may have floating
4594 point members.
4596 There may also be a need to support fixed point @samp{mov@var{m}}
4597 instructions in and out of floating point registers.  Unfortunately, I
4598 have forgotten why this was so, and I don't know whether it is still
4599 true.  If @code{HARD_REGNO_MODE_OK} rejects fixed point values in
4600 floating point registers, then the constraints of the fixed point
4601 @samp{mov@var{m}} instructions must be designed to avoid ever trying to
4602 reload into a floating point register.
4604 @cindex @code{reload_in} instruction pattern
4605 @cindex @code{reload_out} instruction pattern
4606 @item @samp{reload_in@var{m}}
4607 @itemx @samp{reload_out@var{m}}
4608 These named patterns have been obsoleted by the target hook
4609 @code{secondary_reload}.
4611 Like @samp{mov@var{m}}, but used when a scratch register is required to
4612 move between operand 0 and operand 1.  Operand 2 describes the scratch
4613 register.  See the discussion of the @code{SECONDARY_RELOAD_CLASS}
4614 macro in @pxref{Register Classes}.
4616 There are special restrictions on the form of the @code{match_operand}s
4617 used in these patterns.  First, only the predicate for the reload
4618 operand is examined, i.e., @code{reload_in} examines operand 1, but not
4619 the predicates for operand 0 or 2.  Second, there may be only one
4620 alternative in the constraints.  Third, only a single register class
4621 letter may be used for the constraint; subsequent constraint letters
4622 are ignored.  As a special exception, an empty constraint string
4623 matches the @code{ALL_REGS} register class.  This may relieve ports
4624 of the burden of defining an @code{ALL_REGS} constraint letter just
4625 for these patterns.
4627 @cindex @code{movstrict@var{m}} instruction pattern
4628 @item @samp{movstrict@var{m}}
4629 Like @samp{mov@var{m}} except that if operand 0 is a @code{subreg}
4630 with mode @var{m} of a register whose natural mode is wider,
4631 the @samp{movstrict@var{m}} instruction is guaranteed not to alter
4632 any of the register except the part which belongs to mode @var{m}.
4634 @cindex @code{movmisalign@var{m}} instruction pattern
4635 @item @samp{movmisalign@var{m}}
4636 This variant of a move pattern is designed to load or store a value
4637 from a memory address that is not naturally aligned for its mode.
4638 For a store, the memory will be in operand 0; for a load, the memory
4639 will be in operand 1.  The other operand is guaranteed not to be a
4640 memory, so that it's easy to tell whether this is a load or store.
4642 This pattern is used by the autovectorizer, and when expanding a
4643 @code{MISALIGNED_INDIRECT_REF} expression.
4645 @cindex @code{load_multiple} instruction pattern
4646 @item @samp{load_multiple}
4647 Load several consecutive memory locations into consecutive registers.
4648 Operand 0 is the first of the consecutive registers, operand 1
4649 is the first memory location, and operand 2 is a constant: the
4650 number of consecutive registers.
4652 Define this only if the target machine really has such an instruction;
4653 do not define this if the most efficient way of loading consecutive
4654 registers from memory is to do them one at a time.
4656 On some machines, there are restrictions as to which consecutive
4657 registers can be stored into memory, such as particular starting or
4658 ending register numbers or only a range of valid counts.  For those
4659 machines, use a @code{define_expand} (@pxref{Expander Definitions})
4660 and make the pattern fail if the restrictions are not met.
4662 Write the generated insn as a @code{parallel} with elements being a
4663 @code{set} of one register from the appropriate memory location (you may
4664 also need @code{use} or @code{clobber} elements).  Use a
4665 @code{match_parallel} (@pxref{RTL Template}) to recognize the insn.  See
4666 @file{rs6000.md} for examples of the use of this insn pattern.
4668 @cindex @samp{store_multiple} instruction pattern
4669 @item @samp{store_multiple}
4670 Similar to @samp{load_multiple}, but store several consecutive registers
4671 into consecutive memory locations.  Operand 0 is the first of the
4672 consecutive memory locations, operand 1 is the first register, and
4673 operand 2 is a constant: the number of consecutive registers.
4675 @cindex @code{vec_load_lanes@var{m}@var{n}} instruction pattern
4676 @item @samp{vec_load_lanes@var{m}@var{n}}
4677 Perform an interleaved load of several vectors from memory operand 1
4678 into register operand 0.  Both operands have mode @var{m}.  The register
4679 operand is viewed as holding consecutive vectors of mode @var{n},
4680 while the memory operand is a flat array that contains the same number
4681 of elements.  The operation is equivalent to:
4683 @smallexample
4684 int c = GET_MODE_SIZE (@var{m}) / GET_MODE_SIZE (@var{n});
4685 for (j = 0; j < GET_MODE_NUNITS (@var{n}); j++)
4686   for (i = 0; i < c; i++)
4687     operand0[i][j] = operand1[j * c + i];
4688 @end smallexample
4690 For example, @samp{vec_load_lanestiv4hi} loads 8 16-bit values
4691 from memory into a register of mode @samp{TI}@.  The register
4692 contains two consecutive vectors of mode @samp{V4HI}@.
4694 This pattern can only be used if:
4695 @smallexample
4696 TARGET_ARRAY_MODE_SUPPORTED_P (@var{n}, @var{c})
4697 @end smallexample
4698 is true.  GCC assumes that, if a target supports this kind of
4699 instruction for some mode @var{n}, it also supports unaligned
4700 loads for vectors of mode @var{n}.
4702 @cindex @code{vec_store_lanes@var{m}@var{n}} instruction pattern
4703 @item @samp{vec_store_lanes@var{m}@var{n}}
4704 Equivalent to @samp{vec_load_lanes@var{m}@var{n}}, with the memory
4705 and register operands reversed.  That is, the instruction is
4706 equivalent to:
4708 @smallexample
4709 int c = GET_MODE_SIZE (@var{m}) / GET_MODE_SIZE (@var{n});
4710 for (j = 0; j < GET_MODE_NUNITS (@var{n}); j++)
4711   for (i = 0; i < c; i++)
4712     operand0[j * c + i] = operand1[i][j];
4713 @end smallexample
4715 for a memory operand 0 and register operand 1.
4717 @cindex @code{vec_set@var{m}} instruction pattern
4718 @item @samp{vec_set@var{m}}
4719 Set given field in the vector value.  Operand 0 is the vector to modify,
4720 operand 1 is new value of field and operand 2 specify the field index.
4722 @cindex @code{vec_extract@var{m}} instruction pattern
4723 @item @samp{vec_extract@var{m}}
4724 Extract given field from the vector value.  Operand 1 is the vector, operand 2
4725 specify field index and operand 0 place to store value into.
4727 @cindex @code{vec_init@var{m}} instruction pattern
4728 @item @samp{vec_init@var{m}}
4729 Initialize the vector to given values.  Operand 0 is the vector to initialize
4730 and operand 1 is parallel containing values for individual fields.
4732 @cindex @code{vcond@var{m}@var{n}} instruction pattern
4733 @item @samp{vcond@var{m}@var{n}}
4734 Output a conditional vector move.  Operand 0 is the destination to
4735 receive a combination of operand 1 and operand 2, which are of mode @var{m},
4736 dependent on the outcome of the predicate in operand 3 which is a
4737 vector comparison with operands of mode @var{n} in operands 4 and 5.  The
4738 modes @var{m} and @var{n} should have the same size.  Operand 0
4739 will be set to the value @var{op1} & @var{msk} | @var{op2} & ~@var{msk}
4740 where @var{msk} is computed by element-wise evaluation of the vector
4741 comparison with a truth value of all-ones and a false value of all-zeros.
4743 @cindex @code{vec_perm@var{m}} instruction pattern
4744 @item @samp{vec_perm@var{m}}
4745 Output a (variable) vector permutation.  Operand 0 is the destination
4746 to receive elements from operand 1 and operand 2, which are of mode
4747 @var{m}.  Operand 3 is the @dfn{selector}.  It is an integral mode
4748 vector of the same width and number of elements as mode @var{m}.
4750 The input elements are numbered from 0 in operand 1 through
4751 @math{2*@var{N}-1} in operand 2.  The elements of the selector must
4752 be computed modulo @math{2*@var{N}}.  Note that if
4753 @code{rtx_equal_p(operand1, operand2)}, this can be implemented
4754 with just operand 1 and selector elements modulo @var{N}.
4756 In order to make things easy for a number of targets, if there is no
4757 @samp{vec_perm} pattern for mode @var{m}, but there is for mode @var{q}
4758 where @var{q} is a vector of @code{QImode} of the same width as @var{m},
4759 the middle-end will lower the mode @var{m} @code{VEC_PERM_EXPR} to
4760 mode @var{q}.
4762 @cindex @code{vec_perm_const@var{m}} instruction pattern
4763 @item @samp{vec_perm_const@var{m}}
4764 Like @samp{vec_perm} except that the permutation is a compile-time
4765 constant.  That is, operand 3, the @dfn{selector}, is a @code{CONST_VECTOR}.
4767 Some targets cannot perform a permutation with a variable selector,
4768 but can efficiently perform a constant permutation.  Further, the
4769 target hook @code{vec_perm_ok} is queried to determine if the 
4770 specific constant permutation is available efficiently; the named
4771 pattern is never expanded without @code{vec_perm_ok} returning true.
4773 There is no need for a target to supply both @samp{vec_perm@var{m}}
4774 and @samp{vec_perm_const@var{m}} if the former can trivially implement
4775 the operation with, say, the vector constant loaded into a register.
4777 @cindex @code{push@var{m}1} instruction pattern
4778 @item @samp{push@var{m}1}
4779 Output a push instruction.  Operand 0 is value to push.  Used only when
4780 @code{PUSH_ROUNDING} is defined.  For historical reason, this pattern may be
4781 missing and in such case an @code{mov} expander is used instead, with a
4782 @code{MEM} expression forming the push operation.  The @code{mov} expander
4783 method is deprecated.
4785 @cindex @code{add@var{m}3} instruction pattern
4786 @item @samp{add@var{m}3}
4787 Add operand 2 and operand 1, storing the result in operand 0.  All operands
4788 must have mode @var{m}.  This can be used even on two-address machines, by
4789 means of constraints requiring operands 1 and 0 to be the same location.
4791 @cindex @code{addptr@var{m}3} instruction pattern
4792 @item @samp{addptr@var{m}3}
4793 Like @code{add@var{m}3} but is guaranteed to only be used for address
4794 calculations.  The expanded code is not allowed to clobber the
4795 condition code.  It only needs to be defined if @code{add@var{m}3}
4796 sets the condition code.  If adds used for address calculations and
4797 normal adds are not compatible it is required to expand a distinct
4798 pattern (e.g. using an unspec).  The pattern is used by LRA to emit
4799 address calculations.  @code{add@var{m}3} is used if
4800 @code{addptr@var{m}3} is not defined.
4802 @cindex @code{ssadd@var{m}3} instruction pattern
4803 @cindex @code{usadd@var{m}3} instruction pattern
4804 @cindex @code{sub@var{m}3} instruction pattern
4805 @cindex @code{sssub@var{m}3} instruction pattern
4806 @cindex @code{ussub@var{m}3} instruction pattern
4807 @cindex @code{mul@var{m}3} instruction pattern
4808 @cindex @code{ssmul@var{m}3} instruction pattern
4809 @cindex @code{usmul@var{m}3} instruction pattern
4810 @cindex @code{div@var{m}3} instruction pattern
4811 @cindex @code{ssdiv@var{m}3} instruction pattern
4812 @cindex @code{udiv@var{m}3} instruction pattern
4813 @cindex @code{usdiv@var{m}3} instruction pattern
4814 @cindex @code{mod@var{m}3} instruction pattern
4815 @cindex @code{umod@var{m}3} instruction pattern
4816 @cindex @code{umin@var{m}3} instruction pattern
4817 @cindex @code{umax@var{m}3} instruction pattern
4818 @cindex @code{and@var{m}3} instruction pattern
4819 @cindex @code{ior@var{m}3} instruction pattern
4820 @cindex @code{xor@var{m}3} instruction pattern
4821 @item @samp{ssadd@var{m}3}, @samp{usadd@var{m}3}
4822 @itemx @samp{sub@var{m}3}, @samp{sssub@var{m}3}, @samp{ussub@var{m}3}
4823 @itemx @samp{mul@var{m}3}, @samp{ssmul@var{m}3}, @samp{usmul@var{m}3}
4824 @itemx @samp{div@var{m}3}, @samp{ssdiv@var{m}3}
4825 @itemx @samp{udiv@var{m}3}, @samp{usdiv@var{m}3}
4826 @itemx @samp{mod@var{m}3}, @samp{umod@var{m}3}
4827 @itemx @samp{umin@var{m}3}, @samp{umax@var{m}3}
4828 @itemx @samp{and@var{m}3}, @samp{ior@var{m}3}, @samp{xor@var{m}3}
4829 Similar, for other arithmetic operations.
4831 @cindex @code{fma@var{m}4} instruction pattern
4832 @item @samp{fma@var{m}4}
4833 Multiply operand 2 and operand 1, then add operand 3, storing the
4834 result in operand 0 without doing an intermediate rounding step.  All
4835 operands must have mode @var{m}.  This pattern is used to implement
4836 the @code{fma}, @code{fmaf}, and @code{fmal} builtin functions from
4837 the ISO C99 standard.
4839 @cindex @code{fms@var{m}4} instruction pattern
4840 @item @samp{fms@var{m}4}
4841 Like @code{fma@var{m}4}, except operand 3 subtracted from the
4842 product instead of added to the product.  This is represented
4843 in the rtl as
4845 @smallexample
4846 (fma:@var{m} @var{op1} @var{op2} (neg:@var{m} @var{op3}))
4847 @end smallexample
4849 @cindex @code{fnma@var{m}4} instruction pattern
4850 @item @samp{fnma@var{m}4}
4851 Like @code{fma@var{m}4} except that the intermediate product
4852 is negated before being added to operand 3.  This is represented
4853 in the rtl as
4855 @smallexample
4856 (fma:@var{m} (neg:@var{m} @var{op1}) @var{op2} @var{op3})
4857 @end smallexample
4859 @cindex @code{fnms@var{m}4} instruction pattern
4860 @item @samp{fnms@var{m}4}
4861 Like @code{fms@var{m}4} except that the intermediate product
4862 is negated before subtracting operand 3.  This is represented
4863 in the rtl as
4865 @smallexample
4866 (fma:@var{m} (neg:@var{m} @var{op1}) @var{op2} (neg:@var{m} @var{op3}))
4867 @end smallexample
4869 @cindex @code{min@var{m}3} instruction pattern
4870 @cindex @code{max@var{m}3} instruction pattern
4871 @item @samp{smin@var{m}3}, @samp{smax@var{m}3}
4872 Signed minimum and maximum operations.  When used with floating point,
4873 if both operands are zeros, or if either operand is @code{NaN}, then
4874 it is unspecified which of the two operands is returned as the result.
4876 @cindex @code{reduc_smin_@var{m}} instruction pattern
4877 @cindex @code{reduc_smax_@var{m}} instruction pattern
4878 @item @samp{reduc_smin_@var{m}}, @samp{reduc_smax_@var{m}}
4879 Find the signed minimum/maximum of the elements of a vector. The vector is
4880 operand 1, and the result is stored in the least significant bits of
4881 operand 0 (also a vector). The output and input vector should have the same
4882 modes. These are legacy optabs, and platforms should prefer to implement
4883 @samp{reduc_smin_scal_@var{m}} and @samp{reduc_smax_scal_@var{m}}.
4885 @cindex @code{reduc_umin_@var{m}} instruction pattern
4886 @cindex @code{reduc_umax_@var{m}} instruction pattern
4887 @item @samp{reduc_umin_@var{m}}, @samp{reduc_umax_@var{m}}
4888 Find the unsigned minimum/maximum of the elements of a vector. The vector is
4889 operand 1, and the result is stored in the least significant bits of
4890 operand 0 (also a vector). The output and input vector should have the same
4891 modes. These are legacy optabs, and platforms should prefer to implement
4892 @samp{reduc_umin_scal_@var{m}} and @samp{reduc_umax_scal_@var{m}}.
4894 @cindex @code{reduc_splus_@var{m}} instruction pattern
4895 @cindex @code{reduc_uplus_@var{m}} instruction pattern
4896 @item @samp{reduc_splus_@var{m}}, @samp{reduc_uplus_@var{m}}
4897 Compute the sum of the signed/unsigned elements of a vector. The vector is
4898 operand 1, and the result is stored in the least significant bits of operand 0
4899 (also a vector). The output and input vector should have the same modes.
4900 These are legacy optabs, and platforms should prefer to implement
4901 @samp{reduc_plus_scal_@var{m}}.
4903 @cindex @code{reduc_smin_scal_@var{m}} instruction pattern
4904 @cindex @code{reduc_smax_scal_@var{m}} instruction pattern
4905 @item @samp{reduc_smin_scal_@var{m}}, @samp{reduc_smax_scal_@var{m}}
4906 Find the signed minimum/maximum of the elements of a vector. The vector is
4907 operand 1, and operand 0 is the scalar result, with mode equal to the mode of
4908 the elements of the input vector.
4910 @cindex @code{reduc_umin_scal_@var{m}} instruction pattern
4911 @cindex @code{reduc_umax_scal_@var{m}} instruction pattern
4912 @item @samp{reduc_umin_scal_@var{m}}, @samp{reduc_umax_scal_@var{m}}
4913 Find the unsigned minimum/maximum of the elements of a vector. The vector is
4914 operand 1, and operand 0 is the scalar result, with mode equal to the mode of
4915 the elements of the input vector.
4917 @cindex @code{reduc_plus_scal_@var{m}} instruction pattern
4918 @item @samp{reduc_plus_scal_@var{m}}
4919 Compute the sum of the elements of a vector. The vector is operand 1, and
4920 operand 0 is the scalar result, with mode equal to the mode of the elements of
4921 the input vector.
4923 @cindex @code{sdot_prod@var{m}} instruction pattern
4924 @item @samp{sdot_prod@var{m}}
4925 @cindex @code{udot_prod@var{m}} instruction pattern
4926 @itemx @samp{udot_prod@var{m}}
4927 Compute the sum of the products of two signed/unsigned elements.
4928 Operand 1 and operand 2 are of the same mode. Their product, which is of a
4929 wider mode, is computed and added to operand 3. Operand 3 is of a mode equal or
4930 wider than the mode of the product. The result is placed in operand 0, which
4931 is of the same mode as operand 3.
4933 @cindex @code{ssad@var{m}} instruction pattern
4934 @item @samp{ssad@var{m}}
4935 @cindex @code{usad@var{m}} instruction pattern
4936 @item @samp{usad@var{m}}
4937 Compute the sum of absolute differences of two signed/unsigned elements.
4938 Operand 1 and operand 2 are of the same mode. Their absolute difference, which
4939 is of a wider mode, is computed and added to operand 3. Operand 3 is of a mode
4940 equal or wider than the mode of the absolute difference. The result is placed
4941 in operand 0, which is of the same mode as operand 3.
4943 @cindex @code{ssum_widen@var{m3}} instruction pattern
4944 @item @samp{ssum_widen@var{m3}}
4945 @cindex @code{usum_widen@var{m3}} instruction pattern
4946 @itemx @samp{usum_widen@var{m3}}
4947 Operands 0 and 2 are of the same mode, which is wider than the mode of
4948 operand 1. Add operand 1 to operand 2 and place the widened result in
4949 operand 0. (This is used express accumulation of elements into an accumulator
4950 of a wider mode.)
4952 @cindex @code{vec_shr_@var{m}} instruction pattern
4953 @item @samp{vec_shr_@var{m}}
4954 Whole vector right shift in bits, i.e. towards element 0.
4955 Operand 1 is a vector to be shifted.
4956 Operand 2 is an integer shift amount in bits.
4957 Operand 0 is where the resulting shifted vector is stored.
4958 The output and input vectors should have the same modes.
4960 @cindex @code{vec_pack_trunc_@var{m}} instruction pattern
4961 @item @samp{vec_pack_trunc_@var{m}}
4962 Narrow (demote) and merge the elements of two vectors. Operands 1 and 2
4963 are vectors of the same mode having N integral or floating point elements
4964 of size S@.  Operand 0 is the resulting vector in which 2*N elements of
4965 size N/2 are concatenated after narrowing them down using truncation.
4967 @cindex @code{vec_pack_ssat_@var{m}} instruction pattern
4968 @cindex @code{vec_pack_usat_@var{m}} instruction pattern
4969 @item @samp{vec_pack_ssat_@var{m}}, @samp{vec_pack_usat_@var{m}}
4970 Narrow (demote) and merge the elements of two vectors.  Operands 1 and 2
4971 are vectors of the same mode having N integral elements of size S.
4972 Operand 0 is the resulting vector in which the elements of the two input
4973 vectors are concatenated after narrowing them down using signed/unsigned
4974 saturating arithmetic.
4976 @cindex @code{vec_pack_sfix_trunc_@var{m}} instruction pattern
4977 @cindex @code{vec_pack_ufix_trunc_@var{m}} instruction pattern
4978 @item @samp{vec_pack_sfix_trunc_@var{m}}, @samp{vec_pack_ufix_trunc_@var{m}}
4979 Narrow, convert to signed/unsigned integral type and merge the elements
4980 of two vectors.  Operands 1 and 2 are vectors of the same mode having N
4981 floating point elements of size S@.  Operand 0 is the resulting vector
4982 in which 2*N elements of size N/2 are concatenated.
4984 @cindex @code{vec_unpacks_hi_@var{m}} instruction pattern
4985 @cindex @code{vec_unpacks_lo_@var{m}} instruction pattern
4986 @item @samp{vec_unpacks_hi_@var{m}}, @samp{vec_unpacks_lo_@var{m}}
4987 Extract and widen (promote) the high/low part of a vector of signed
4988 integral or floating point elements.  The input vector (operand 1) has N
4989 elements of size S@.  Widen (promote) the high/low elements of the vector
4990 using signed or floating point extension and place the resulting N/2
4991 values of size 2*S in the output vector (operand 0).
4993 @cindex @code{vec_unpacku_hi_@var{m}} instruction pattern
4994 @cindex @code{vec_unpacku_lo_@var{m}} instruction pattern
4995 @item @samp{vec_unpacku_hi_@var{m}}, @samp{vec_unpacku_lo_@var{m}}
4996 Extract and widen (promote) the high/low part of a vector of unsigned
4997 integral elements.  The input vector (operand 1) has N elements of size S.
4998 Widen (promote) the high/low elements of the vector using zero extension and
4999 place the resulting N/2 values of size 2*S in the output vector (operand 0).
5001 @cindex @code{vec_unpacks_float_hi_@var{m}} instruction pattern
5002 @cindex @code{vec_unpacks_float_lo_@var{m}} instruction pattern
5003 @cindex @code{vec_unpacku_float_hi_@var{m}} instruction pattern
5004 @cindex @code{vec_unpacku_float_lo_@var{m}} instruction pattern
5005 @item @samp{vec_unpacks_float_hi_@var{m}}, @samp{vec_unpacks_float_lo_@var{m}}
5006 @itemx @samp{vec_unpacku_float_hi_@var{m}}, @samp{vec_unpacku_float_lo_@var{m}}
5007 Extract, convert to floating point type and widen the high/low part of a
5008 vector of signed/unsigned integral elements.  The input vector (operand 1)
5009 has N elements of size S@.  Convert the high/low elements of the vector using
5010 floating point conversion and place the resulting N/2 values of size 2*S in
5011 the output vector (operand 0).
5013 @cindex @code{vec_widen_umult_hi_@var{m}} instruction pattern
5014 @cindex @code{vec_widen_umult_lo_@var{m}} instruction pattern
5015 @cindex @code{vec_widen_smult_hi_@var{m}} instruction pattern
5016 @cindex @code{vec_widen_smult_lo_@var{m}} instruction pattern
5017 @cindex @code{vec_widen_umult_even_@var{m}} instruction pattern
5018 @cindex @code{vec_widen_umult_odd_@var{m}} instruction pattern
5019 @cindex @code{vec_widen_smult_even_@var{m}} instruction pattern
5020 @cindex @code{vec_widen_smult_odd_@var{m}} instruction pattern
5021 @item @samp{vec_widen_umult_hi_@var{m}}, @samp{vec_widen_umult_lo_@var{m}}
5022 @itemx @samp{vec_widen_smult_hi_@var{m}}, @samp{vec_widen_smult_lo_@var{m}}
5023 @itemx @samp{vec_widen_umult_even_@var{m}}, @samp{vec_widen_umult_odd_@var{m}}
5024 @itemx @samp{vec_widen_smult_even_@var{m}}, @samp{vec_widen_smult_odd_@var{m}}
5025 Signed/Unsigned widening multiplication.  The two inputs (operands 1 and 2)
5026 are vectors with N signed/unsigned elements of size S@.  Multiply the high/low
5027 or even/odd elements of the two vectors, and put the N/2 products of size 2*S
5028 in the output vector (operand 0). A target shouldn't implement even/odd pattern
5029 pair if it is less efficient than lo/hi one.
5031 @cindex @code{vec_widen_ushiftl_hi_@var{m}} instruction pattern
5032 @cindex @code{vec_widen_ushiftl_lo_@var{m}} instruction pattern
5033 @cindex @code{vec_widen_sshiftl_hi_@var{m}} instruction pattern
5034 @cindex @code{vec_widen_sshiftl_lo_@var{m}} instruction pattern
5035 @item @samp{vec_widen_ushiftl_hi_@var{m}}, @samp{vec_widen_ushiftl_lo_@var{m}}
5036 @itemx @samp{vec_widen_sshiftl_hi_@var{m}}, @samp{vec_widen_sshiftl_lo_@var{m}}
5037 Signed/Unsigned widening shift left.  The first input (operand 1) is a vector
5038 with N signed/unsigned elements of size S@.  Operand 2 is a constant.  Shift
5039 the high/low elements of operand 1, and put the N/2 results of size 2*S in the
5040 output vector (operand 0).
5042 @cindex @code{mulhisi3} instruction pattern
5043 @item @samp{mulhisi3}
5044 Multiply operands 1 and 2, which have mode @code{HImode}, and store
5045 a @code{SImode} product in operand 0.
5047 @cindex @code{mulqihi3} instruction pattern
5048 @cindex @code{mulsidi3} instruction pattern
5049 @item @samp{mulqihi3}, @samp{mulsidi3}
5050 Similar widening-multiplication instructions of other widths.
5052 @cindex @code{umulqihi3} instruction pattern
5053 @cindex @code{umulhisi3} instruction pattern
5054 @cindex @code{umulsidi3} instruction pattern
5055 @item @samp{umulqihi3}, @samp{umulhisi3}, @samp{umulsidi3}
5056 Similar widening-multiplication instructions that do unsigned
5057 multiplication.
5059 @cindex @code{usmulqihi3} instruction pattern
5060 @cindex @code{usmulhisi3} instruction pattern
5061 @cindex @code{usmulsidi3} instruction pattern
5062 @item @samp{usmulqihi3}, @samp{usmulhisi3}, @samp{usmulsidi3}
5063 Similar widening-multiplication instructions that interpret the first
5064 operand as unsigned and the second operand as signed, then do a signed
5065 multiplication.
5067 @cindex @code{smul@var{m}3_highpart} instruction pattern
5068 @item @samp{smul@var{m}3_highpart}
5069 Perform a signed multiplication of operands 1 and 2, which have mode
5070 @var{m}, and store the most significant half of the product in operand 0.
5071 The least significant half of the product is discarded.
5073 @cindex @code{umul@var{m}3_highpart} instruction pattern
5074 @item @samp{umul@var{m}3_highpart}
5075 Similar, but the multiplication is unsigned.
5077 @cindex @code{madd@var{m}@var{n}4} instruction pattern
5078 @item @samp{madd@var{m}@var{n}4}
5079 Multiply operands 1 and 2, sign-extend them to mode @var{n}, add
5080 operand 3, and store the result in operand 0.  Operands 1 and 2
5081 have mode @var{m} and operands 0 and 3 have mode @var{n}.
5082 Both modes must be integer or fixed-point modes and @var{n} must be twice
5083 the size of @var{m}.
5085 In other words, @code{madd@var{m}@var{n}4} is like
5086 @code{mul@var{m}@var{n}3} except that it also adds operand 3.
5088 These instructions are not allowed to @code{FAIL}.
5090 @cindex @code{umadd@var{m}@var{n}4} instruction pattern
5091 @item @samp{umadd@var{m}@var{n}4}
5092 Like @code{madd@var{m}@var{n}4}, but zero-extend the multiplication
5093 operands instead of sign-extending them.
5095 @cindex @code{ssmadd@var{m}@var{n}4} instruction pattern
5096 @item @samp{ssmadd@var{m}@var{n}4}
5097 Like @code{madd@var{m}@var{n}4}, but all involved operations must be
5098 signed-saturating.
5100 @cindex @code{usmadd@var{m}@var{n}4} instruction pattern
5101 @item @samp{usmadd@var{m}@var{n}4}
5102 Like @code{umadd@var{m}@var{n}4}, but all involved operations must be
5103 unsigned-saturating.
5105 @cindex @code{msub@var{m}@var{n}4} instruction pattern
5106 @item @samp{msub@var{m}@var{n}4}
5107 Multiply operands 1 and 2, sign-extend them to mode @var{n}, subtract the
5108 result from operand 3, and store the result in operand 0.  Operands 1 and 2
5109 have mode @var{m} and operands 0 and 3 have mode @var{n}.
5110 Both modes must be integer or fixed-point modes and @var{n} must be twice
5111 the size of @var{m}.
5113 In other words, @code{msub@var{m}@var{n}4} is like
5114 @code{mul@var{m}@var{n}3} except that it also subtracts the result
5115 from operand 3.
5117 These instructions are not allowed to @code{FAIL}.
5119 @cindex @code{umsub@var{m}@var{n}4} instruction pattern
5120 @item @samp{umsub@var{m}@var{n}4}
5121 Like @code{msub@var{m}@var{n}4}, but zero-extend the multiplication
5122 operands instead of sign-extending them.
5124 @cindex @code{ssmsub@var{m}@var{n}4} instruction pattern
5125 @item @samp{ssmsub@var{m}@var{n}4}
5126 Like @code{msub@var{m}@var{n}4}, but all involved operations must be
5127 signed-saturating.
5129 @cindex @code{usmsub@var{m}@var{n}4} instruction pattern
5130 @item @samp{usmsub@var{m}@var{n}4}
5131 Like @code{umsub@var{m}@var{n}4}, but all involved operations must be
5132 unsigned-saturating.
5134 @cindex @code{divmod@var{m}4} instruction pattern
5135 @item @samp{divmod@var{m}4}
5136 Signed division that produces both a quotient and a remainder.
5137 Operand 1 is divided by operand 2 to produce a quotient stored
5138 in operand 0 and a remainder stored in operand 3.
5140 For machines with an instruction that produces both a quotient and a
5141 remainder, provide a pattern for @samp{divmod@var{m}4} but do not
5142 provide patterns for @samp{div@var{m}3} and @samp{mod@var{m}3}.  This
5143 allows optimization in the relatively common case when both the quotient
5144 and remainder are computed.
5146 If an instruction that just produces a quotient or just a remainder
5147 exists and is more efficient than the instruction that produces both,
5148 write the output routine of @samp{divmod@var{m}4} to call
5149 @code{find_reg_note} and look for a @code{REG_UNUSED} note on the
5150 quotient or remainder and generate the appropriate instruction.
5152 @cindex @code{udivmod@var{m}4} instruction pattern
5153 @item @samp{udivmod@var{m}4}
5154 Similar, but does unsigned division.
5156 @anchor{shift patterns}
5157 @cindex @code{ashl@var{m}3} instruction pattern
5158 @cindex @code{ssashl@var{m}3} instruction pattern
5159 @cindex @code{usashl@var{m}3} instruction pattern
5160 @item @samp{ashl@var{m}3}, @samp{ssashl@var{m}3}, @samp{usashl@var{m}3}
5161 Arithmetic-shift operand 1 left by a number of bits specified by operand
5162 2, and store the result in operand 0.  Here @var{m} is the mode of
5163 operand 0 and operand 1; operand 2's mode is specified by the
5164 instruction pattern, and the compiler will convert the operand to that
5165 mode before generating the instruction.  The meaning of out-of-range shift
5166 counts can optionally be specified by @code{TARGET_SHIFT_TRUNCATION_MASK}.
5167 @xref{TARGET_SHIFT_TRUNCATION_MASK}.  Operand 2 is always a scalar type.
5169 @cindex @code{ashr@var{m}3} instruction pattern
5170 @cindex @code{lshr@var{m}3} instruction pattern
5171 @cindex @code{rotl@var{m}3} instruction pattern
5172 @cindex @code{rotr@var{m}3} instruction pattern
5173 @item @samp{ashr@var{m}3}, @samp{lshr@var{m}3}, @samp{rotl@var{m}3}, @samp{rotr@var{m}3}
5174 Other shift and rotate instructions, analogous to the
5175 @code{ashl@var{m}3} instructions.  Operand 2 is always a scalar type.
5177 @cindex @code{vashl@var{m}3} instruction pattern
5178 @cindex @code{vashr@var{m}3} instruction pattern
5179 @cindex @code{vlshr@var{m}3} instruction pattern
5180 @cindex @code{vrotl@var{m}3} instruction pattern
5181 @cindex @code{vrotr@var{m}3} instruction pattern
5182 @item @samp{vashl@var{m}3}, @samp{vashr@var{m}3}, @samp{vlshr@var{m}3}, @samp{vrotl@var{m}3}, @samp{vrotr@var{m}3}
5183 Vector shift and rotate instructions that take vectors as operand 2
5184 instead of a scalar type.
5186 @cindex @code{bswap@var{m}2} instruction pattern
5187 @item @samp{bswap@var{m}2}
5188 Reverse the order of bytes of operand 1 and store the result in operand 0.
5190 @cindex @code{neg@var{m}2} instruction pattern
5191 @cindex @code{ssneg@var{m}2} instruction pattern
5192 @cindex @code{usneg@var{m}2} instruction pattern
5193 @item @samp{neg@var{m}2}, @samp{ssneg@var{m}2}, @samp{usneg@var{m}2}
5194 Negate operand 1 and store the result in operand 0.
5196 @cindex @code{abs@var{m}2} instruction pattern
5197 @item @samp{abs@var{m}2}
5198 Store the absolute value of operand 1 into operand 0.
5200 @cindex @code{sqrt@var{m}2} instruction pattern
5201 @item @samp{sqrt@var{m}2}
5202 Store the square root of operand 1 into operand 0.
5204 The @code{sqrt} built-in function of C always uses the mode which
5205 corresponds to the C data type @code{double} and the @code{sqrtf}
5206 built-in function uses the mode which corresponds to the C data
5207 type @code{float}.
5209 @cindex @code{fmod@var{m}3} instruction pattern
5210 @item @samp{fmod@var{m}3}
5211 Store the remainder of dividing operand 1 by operand 2 into
5212 operand 0, rounded towards zero to an integer.
5214 The @code{fmod} built-in function of C always uses the mode which
5215 corresponds to the C data type @code{double} and the @code{fmodf}
5216 built-in function uses the mode which corresponds to the C data
5217 type @code{float}.
5219 @cindex @code{remainder@var{m}3} instruction pattern
5220 @item @samp{remainder@var{m}3}
5221 Store the remainder of dividing operand 1 by operand 2 into
5222 operand 0, rounded to the nearest integer.
5224 The @code{remainder} built-in function of C always uses the mode
5225 which corresponds to the C data type @code{double} and the
5226 @code{remainderf} built-in function uses the mode which corresponds
5227 to the C data type @code{float}.
5229 @cindex @code{cos@var{m}2} instruction pattern
5230 @item @samp{cos@var{m}2}
5231 Store the cosine of operand 1 into operand 0.
5233 The @code{cos} built-in function of C always uses the mode which
5234 corresponds to the C data type @code{double} and the @code{cosf}
5235 built-in function uses the mode which corresponds to the C data
5236 type @code{float}.
5238 @cindex @code{sin@var{m}2} instruction pattern
5239 @item @samp{sin@var{m}2}
5240 Store the sine of operand 1 into operand 0.
5242 The @code{sin} built-in function of C always uses the mode which
5243 corresponds to the C data type @code{double} and the @code{sinf}
5244 built-in function uses the mode which corresponds to the C data
5245 type @code{float}.
5247 @cindex @code{sincos@var{m}3} instruction pattern
5248 @item @samp{sincos@var{m}3}
5249 Store the cosine of operand 2 into operand 0 and the sine of
5250 operand 2 into operand 1.
5252 The @code{sin} and @code{cos} built-in functions of C always use the
5253 mode which corresponds to the C data type @code{double} and the
5254 @code{sinf} and @code{cosf} built-in function use the mode which
5255 corresponds to the C data type @code{float}.
5256 Targets that can calculate the sine and cosine simultaneously can
5257 implement this pattern as opposed to implementing individual
5258 @code{sin@var{m}2} and @code{cos@var{m}2} patterns.  The @code{sin}
5259 and @code{cos} built-in functions will then be expanded to the
5260 @code{sincos@var{m}3} pattern, with one of the output values
5261 left unused.
5263 @cindex @code{exp@var{m}2} instruction pattern
5264 @item @samp{exp@var{m}2}
5265 Store the exponential of operand 1 into operand 0.
5267 The @code{exp} built-in function of C always uses the mode which
5268 corresponds to the C data type @code{double} and the @code{expf}
5269 built-in function uses the mode which corresponds to the C data
5270 type @code{float}.
5272 @cindex @code{log@var{m}2} instruction pattern
5273 @item @samp{log@var{m}2}
5274 Store the natural logarithm of operand 1 into operand 0.
5276 The @code{log} built-in function of C always uses the mode which
5277 corresponds to the C data type @code{double} and the @code{logf}
5278 built-in function uses the mode which corresponds to the C data
5279 type @code{float}.
5281 @cindex @code{pow@var{m}3} instruction pattern
5282 @item @samp{pow@var{m}3}
5283 Store the value of operand 1 raised to the exponent operand 2
5284 into operand 0.
5286 The @code{pow} built-in function of C always uses the mode which
5287 corresponds to the C data type @code{double} and the @code{powf}
5288 built-in function uses the mode which corresponds to the C data
5289 type @code{float}.
5291 @cindex @code{atan2@var{m}3} instruction pattern
5292 @item @samp{atan2@var{m}3}
5293 Store the arc tangent (inverse tangent) of operand 1 divided by
5294 operand 2 into operand 0, using the signs of both arguments to
5295 determine the quadrant of the result.
5297 The @code{atan2} built-in function of C always uses the mode which
5298 corresponds to the C data type @code{double} and the @code{atan2f}
5299 built-in function uses the mode which corresponds to the C data
5300 type @code{float}.
5302 @cindex @code{floor@var{m}2} instruction pattern
5303 @item @samp{floor@var{m}2}
5304 Store the largest integral value not greater than argument.
5306 The @code{floor} built-in function of C always uses the mode which
5307 corresponds to the C data type @code{double} and the @code{floorf}
5308 built-in function uses the mode which corresponds to the C data
5309 type @code{float}.
5311 @cindex @code{btrunc@var{m}2} instruction pattern
5312 @item @samp{btrunc@var{m}2}
5313 Store the argument rounded to integer towards zero.
5315 The @code{trunc} built-in function of C always uses the mode which
5316 corresponds to the C data type @code{double} and the @code{truncf}
5317 built-in function uses the mode which corresponds to the C data
5318 type @code{float}.
5320 @cindex @code{round@var{m}2} instruction pattern
5321 @item @samp{round@var{m}2}
5322 Store the argument rounded to integer away from zero.
5324 The @code{round} built-in function of C always uses the mode which
5325 corresponds to the C data type @code{double} and the @code{roundf}
5326 built-in function uses the mode which corresponds to the C data
5327 type @code{float}.
5329 @cindex @code{ceil@var{m}2} instruction pattern
5330 @item @samp{ceil@var{m}2}
5331 Store the argument rounded to integer away from zero.
5333 The @code{ceil} built-in function of C always uses the mode which
5334 corresponds to the C data type @code{double} and the @code{ceilf}
5335 built-in function uses the mode which corresponds to the C data
5336 type @code{float}.
5338 @cindex @code{nearbyint@var{m}2} instruction pattern
5339 @item @samp{nearbyint@var{m}2}
5340 Store the argument rounded according to the default rounding mode
5342 The @code{nearbyint} built-in function of C always uses the mode which
5343 corresponds to the C data type @code{double} and the @code{nearbyintf}
5344 built-in function uses the mode which corresponds to the C data
5345 type @code{float}.
5347 @cindex @code{rint@var{m}2} instruction pattern
5348 @item @samp{rint@var{m}2}
5349 Store the argument rounded according to the default rounding mode and
5350 raise the inexact exception when the result differs in value from
5351 the argument
5353 The @code{rint} built-in function of C always uses the mode which
5354 corresponds to the C data type @code{double} and the @code{rintf}
5355 built-in function uses the mode which corresponds to the C data
5356 type @code{float}.
5358 @cindex @code{lrint@var{m}@var{n}2}
5359 @item @samp{lrint@var{m}@var{n}2}
5360 Convert operand 1 (valid for floating point mode @var{m}) to fixed
5361 point mode @var{n} as a signed number according to the current
5362 rounding mode and store in operand 0 (which has mode @var{n}).
5364 @cindex @code{lround@var{m}@var{n}2}
5365 @item @samp{lround@var{m}@var{n}2}
5366 Convert operand 1 (valid for floating point mode @var{m}) to fixed
5367 point mode @var{n} as a signed number rounding to nearest and away
5368 from zero and store in operand 0 (which has mode @var{n}).
5370 @cindex @code{lfloor@var{m}@var{n}2}
5371 @item @samp{lfloor@var{m}@var{n}2}
5372 Convert operand 1 (valid for floating point mode @var{m}) to fixed
5373 point mode @var{n} as a signed number rounding down and store in
5374 operand 0 (which has mode @var{n}).
5376 @cindex @code{lceil@var{m}@var{n}2}
5377 @item @samp{lceil@var{m}@var{n}2}
5378 Convert operand 1 (valid for floating point mode @var{m}) to fixed
5379 point mode @var{n} as a signed number rounding up and store in
5380 operand 0 (which has mode @var{n}).
5382 @cindex @code{copysign@var{m}3} instruction pattern
5383 @item @samp{copysign@var{m}3}
5384 Store a value with the magnitude of operand 1 and the sign of operand
5385 2 into operand 0.
5387 The @code{copysign} built-in function of C always uses the mode which
5388 corresponds to the C data type @code{double} and the @code{copysignf}
5389 built-in function uses the mode which corresponds to the C data
5390 type @code{float}.
5392 @cindex @code{ffs@var{m}2} instruction pattern
5393 @item @samp{ffs@var{m}2}
5394 Store into operand 0 one plus the index of the least significant 1-bit
5395 of operand 1.  If operand 1 is zero, store zero.  @var{m} is the mode
5396 of operand 0; operand 1's mode is specified by the instruction
5397 pattern, and the compiler will convert the operand to that mode before
5398 generating the instruction.
5400 The @code{ffs} built-in function of C always uses the mode which
5401 corresponds to the C data type @code{int}.
5403 @cindex @code{clrsb@var{m}2} instruction pattern
5404 @item @samp{clrsb@var{m}2}
5405 Count leading redundant sign bits.
5406 Store into operand 0 the number of redundant sign bits in operand 1, starting
5407 at the most significant bit position.
5408 A redundant sign bit is defined as any sign bit after the first. As such,
5409 this count will be one less than the count of leading sign bits.
5411 @cindex @code{clz@var{m}2} instruction pattern
5412 @item @samp{clz@var{m}2}
5413 Store into operand 0 the number of leading 0-bits in operand 1, starting
5414 at the most significant bit position.  If operand 1 is 0, the
5415 @code{CLZ_DEFINED_VALUE_AT_ZERO} (@pxref{Misc}) macro defines if
5416 the result is undefined or has a useful value.
5417 @var{m} is the mode of operand 0; operand 1's mode is
5418 specified by the instruction pattern, and the compiler will convert the
5419 operand to that mode before generating the instruction.
5421 @cindex @code{ctz@var{m}2} instruction pattern
5422 @item @samp{ctz@var{m}2}
5423 Store into operand 0 the number of trailing 0-bits in operand 1, starting
5424 at the least significant bit position.  If operand 1 is 0, the
5425 @code{CTZ_DEFINED_VALUE_AT_ZERO} (@pxref{Misc}) macro defines if
5426 the result is undefined or has a useful value.
5427 @var{m} is the mode of operand 0; operand 1's mode is
5428 specified by the instruction pattern, and the compiler will convert the
5429 operand to that mode before generating the instruction.
5431 @cindex @code{popcount@var{m}2} instruction pattern
5432 @item @samp{popcount@var{m}2}
5433 Store into operand 0 the number of 1-bits in operand 1.  @var{m} is the
5434 mode of operand 0; operand 1's mode is specified by the instruction
5435 pattern, and the compiler will convert the operand to that mode before
5436 generating the instruction.
5438 @cindex @code{parity@var{m}2} instruction pattern
5439 @item @samp{parity@var{m}2}
5440 Store into operand 0 the parity of operand 1, i.e.@: the number of 1-bits
5441 in operand 1 modulo 2.  @var{m} is the mode of operand 0; operand 1's mode
5442 is specified by the instruction pattern, and the compiler will convert
5443 the operand to that mode before generating the instruction.
5445 @cindex @code{one_cmpl@var{m}2} instruction pattern
5446 @item @samp{one_cmpl@var{m}2}
5447 Store the bitwise-complement of operand 1 into operand 0.
5449 @cindex @code{movmem@var{m}} instruction pattern
5450 @item @samp{movmem@var{m}}
5451 Block move instruction.  The destination and source blocks of memory
5452 are the first two operands, and both are @code{mem:BLK}s with an
5453 address in mode @code{Pmode}.
5455 The number of bytes to move is the third operand, in mode @var{m}.
5456 Usually, you specify @code{Pmode} for @var{m}.  However, if you can
5457 generate better code knowing the range of valid lengths is smaller than
5458 those representable in a full Pmode pointer, you should provide
5459 a pattern with a
5460 mode corresponding to the range of values you can handle efficiently
5461 (e.g., @code{QImode} for values in the range 0--127; note we avoid numbers
5462 that appear negative) and also a pattern with @code{Pmode}.
5464 The fourth operand is the known shared alignment of the source and
5465 destination, in the form of a @code{const_int} rtx.  Thus, if the
5466 compiler knows that both source and destination are word-aligned,
5467 it may provide the value 4 for this operand.
5469 Optional operands 5 and 6 specify expected alignment and size of block
5470 respectively.  The expected alignment differs from alignment in operand 4
5471 in a way that the blocks are not required to be aligned according to it in
5472 all cases. This expected alignment is also in bytes, just like operand 4.
5473 Expected size, when unknown, is set to @code{(const_int -1)}.
5475 Descriptions of multiple @code{movmem@var{m}} patterns can only be
5476 beneficial if the patterns for smaller modes have fewer restrictions
5477 on their first, second and fourth operands.  Note that the mode @var{m}
5478 in @code{movmem@var{m}} does not impose any restriction on the mode of
5479 individually moved data units in the block.
5481 These patterns need not give special consideration to the possibility
5482 that the source and destination strings might overlap.
5484 @cindex @code{movstr} instruction pattern
5485 @item @samp{movstr}
5486 String copy instruction, with @code{stpcpy} semantics.  Operand 0 is
5487 an output operand in mode @code{Pmode}.  The addresses of the
5488 destination and source strings are operands 1 and 2, and both are
5489 @code{mem:BLK}s with addresses in mode @code{Pmode}.  The execution of
5490 the expansion of this pattern should store in operand 0 the address in
5491 which the @code{NUL} terminator was stored in the destination string.
5493 This patern has also several optional operands that are same as in
5494 @code{setmem}.
5496 @cindex @code{setmem@var{m}} instruction pattern
5497 @item @samp{setmem@var{m}}
5498 Block set instruction.  The destination string is the first operand,
5499 given as a @code{mem:BLK} whose address is in mode @code{Pmode}.  The
5500 number of bytes to set is the second operand, in mode @var{m}.  The value to
5501 initialize the memory with is the third operand. Targets that only support the
5502 clearing of memory should reject any value that is not the constant 0.  See
5503 @samp{movmem@var{m}} for a discussion of the choice of mode.
5505 The fourth operand is the known alignment of the destination, in the form
5506 of a @code{const_int} rtx.  Thus, if the compiler knows that the
5507 destination is word-aligned, it may provide the value 4 for this
5508 operand.
5510 Optional operands 5 and 6 specify expected alignment and size of block
5511 respectively.  The expected alignment differs from alignment in operand 4
5512 in a way that the blocks are not required to be aligned according to it in
5513 all cases. This expected alignment is also in bytes, just like operand 4.
5514 Expected size, when unknown, is set to @code{(const_int -1)}.
5515 Operand 7 is the minimal size of the block and operand 8 is the
5516 maximal size of the block (NULL if it can not be represented as CONST_INT).
5517 Operand 9 is the probable maximal size (i.e. we can not rely on it for correctness,
5518 but it can be used for choosing proper code sequence for a given size).
5520 The use for multiple @code{setmem@var{m}} is as for @code{movmem@var{m}}.
5522 @cindex @code{cmpstrn@var{m}} instruction pattern
5523 @item @samp{cmpstrn@var{m}}
5524 String compare instruction, with five operands.  Operand 0 is the output;
5525 it has mode @var{m}.  The remaining four operands are like the operands
5526 of @samp{movmem@var{m}}.  The two memory blocks specified are compared
5527 byte by byte in lexicographic order starting at the beginning of each
5528 string.  The instruction is not allowed to prefetch more than one byte
5529 at a time since either string may end in the first byte and reading past
5530 that may access an invalid page or segment and cause a fault.  The
5531 comparison terminates early if the fetched bytes are different or if
5532 they are equal to zero.  The effect of the instruction is to store a
5533 value in operand 0 whose sign indicates the result of the comparison.
5535 @cindex @code{cmpstr@var{m}} instruction pattern
5536 @item @samp{cmpstr@var{m}}
5537 String compare instruction, without known maximum length.  Operand 0 is the
5538 output; it has mode @var{m}.  The second and third operand are the blocks of
5539 memory to be compared; both are @code{mem:BLK} with an address in mode
5540 @code{Pmode}.
5542 The fourth operand is the known shared alignment of the source and
5543 destination, in the form of a @code{const_int} rtx.  Thus, if the
5544 compiler knows that both source and destination are word-aligned,
5545 it may provide the value 4 for this operand.
5547 The two memory blocks specified are compared byte by byte in lexicographic
5548 order starting at the beginning of each string.  The instruction is not allowed
5549 to prefetch more than one byte at a time since either string may end in the
5550 first byte and reading past that may access an invalid page or segment and
5551 cause a fault.  The comparison will terminate when the fetched bytes
5552 are different or if they are equal to zero.  The effect of the
5553 instruction is to store a value in operand 0 whose sign indicates the
5554 result of the comparison.
5556 @cindex @code{cmpmem@var{m}} instruction pattern
5557 @item @samp{cmpmem@var{m}}
5558 Block compare instruction, with five operands like the operands
5559 of @samp{cmpstr@var{m}}.  The two memory blocks specified are compared
5560 byte by byte in lexicographic order starting at the beginning of each
5561 block.  Unlike @samp{cmpstr@var{m}} the instruction can prefetch
5562 any bytes in the two memory blocks.  Also unlike @samp{cmpstr@var{m}}
5563 the comparison will not stop if both bytes are zero.  The effect of
5564 the instruction is to store a value in operand 0 whose sign indicates
5565 the result of the comparison.
5567 @cindex @code{strlen@var{m}} instruction pattern
5568 @item @samp{strlen@var{m}}
5569 Compute the length of a string, with three operands.
5570 Operand 0 is the result (of mode @var{m}), operand 1 is
5571 a @code{mem} referring to the first character of the string,
5572 operand 2 is the character to search for (normally zero),
5573 and operand 3 is a constant describing the known alignment
5574 of the beginning of the string.
5576 @cindex @code{float@var{m}@var{n}2} instruction pattern
5577 @item @samp{float@var{m}@var{n}2}
5578 Convert signed integer operand 1 (valid for fixed point mode @var{m}) to
5579 floating point mode @var{n} and store in operand 0 (which has mode
5580 @var{n}).
5582 @cindex @code{floatuns@var{m}@var{n}2} instruction pattern
5583 @item @samp{floatuns@var{m}@var{n}2}
5584 Convert unsigned integer operand 1 (valid for fixed point mode @var{m})
5585 to floating point mode @var{n} and store in operand 0 (which has mode
5586 @var{n}).
5588 @cindex @code{fix@var{m}@var{n}2} instruction pattern
5589 @item @samp{fix@var{m}@var{n}2}
5590 Convert operand 1 (valid for floating point mode @var{m}) to fixed
5591 point mode @var{n} as a signed number and store in operand 0 (which
5592 has mode @var{n}).  This instruction's result is defined only when
5593 the value of operand 1 is an integer.
5595 If the machine description defines this pattern, it also needs to
5596 define the @code{ftrunc} pattern.
5598 @cindex @code{fixuns@var{m}@var{n}2} instruction pattern
5599 @item @samp{fixuns@var{m}@var{n}2}
5600 Convert operand 1 (valid for floating point mode @var{m}) to fixed
5601 point mode @var{n} as an unsigned number and store in operand 0 (which
5602 has mode @var{n}).  This instruction's result is defined only when the
5603 value of operand 1 is an integer.
5605 @cindex @code{ftrunc@var{m}2} instruction pattern
5606 @item @samp{ftrunc@var{m}2}
5607 Convert operand 1 (valid for floating point mode @var{m}) to an
5608 integer value, still represented in floating point mode @var{m}, and
5609 store it in operand 0 (valid for floating point mode @var{m}).
5611 @cindex @code{fix_trunc@var{m}@var{n}2} instruction pattern
5612 @item @samp{fix_trunc@var{m}@var{n}2}
5613 Like @samp{fix@var{m}@var{n}2} but works for any floating point value
5614 of mode @var{m} by converting the value to an integer.
5616 @cindex @code{fixuns_trunc@var{m}@var{n}2} instruction pattern
5617 @item @samp{fixuns_trunc@var{m}@var{n}2}
5618 Like @samp{fixuns@var{m}@var{n}2} but works for any floating point
5619 value of mode @var{m} by converting the value to an integer.
5621 @cindex @code{trunc@var{m}@var{n}2} instruction pattern
5622 @item @samp{trunc@var{m}@var{n}2}
5623 Truncate operand 1 (valid for mode @var{m}) to mode @var{n} and
5624 store in operand 0 (which has mode @var{n}).  Both modes must be fixed
5625 point or both floating point.
5627 @cindex @code{extend@var{m}@var{n}2} instruction pattern
5628 @item @samp{extend@var{m}@var{n}2}
5629 Sign-extend operand 1 (valid for mode @var{m}) to mode @var{n} and
5630 store in operand 0 (which has mode @var{n}).  Both modes must be fixed
5631 point or both floating point.
5633 @cindex @code{zero_extend@var{m}@var{n}2} instruction pattern
5634 @item @samp{zero_extend@var{m}@var{n}2}
5635 Zero-extend operand 1 (valid for mode @var{m}) to mode @var{n} and
5636 store in operand 0 (which has mode @var{n}).  Both modes must be fixed
5637 point.
5639 @cindex @code{fract@var{m}@var{n}2} instruction pattern
5640 @item @samp{fract@var{m}@var{n}2}
5641 Convert operand 1 of mode @var{m} to mode @var{n} and store in
5642 operand 0 (which has mode @var{n}).  Mode @var{m} and mode @var{n}
5643 could be fixed-point to fixed-point, signed integer to fixed-point,
5644 fixed-point to signed integer, floating-point to fixed-point,
5645 or fixed-point to floating-point.
5646 When overflows or underflows happen, the results are undefined.
5648 @cindex @code{satfract@var{m}@var{n}2} instruction pattern
5649 @item @samp{satfract@var{m}@var{n}2}
5650 Convert operand 1 of mode @var{m} to mode @var{n} and store in
5651 operand 0 (which has mode @var{n}).  Mode @var{m} and mode @var{n}
5652 could be fixed-point to fixed-point, signed integer to fixed-point,
5653 or floating-point to fixed-point.
5654 When overflows or underflows happen, the instruction saturates the
5655 results to the maximum or the minimum.
5657 @cindex @code{fractuns@var{m}@var{n}2} instruction pattern
5658 @item @samp{fractuns@var{m}@var{n}2}
5659 Convert operand 1 of mode @var{m} to mode @var{n} and store in
5660 operand 0 (which has mode @var{n}).  Mode @var{m} and mode @var{n}
5661 could be unsigned integer to fixed-point, or
5662 fixed-point to unsigned integer.
5663 When overflows or underflows happen, the results are undefined.
5665 @cindex @code{satfractuns@var{m}@var{n}2} instruction pattern
5666 @item @samp{satfractuns@var{m}@var{n}2}
5667 Convert unsigned integer operand 1 of mode @var{m} to fixed-point mode
5668 @var{n} and store in operand 0 (which has mode @var{n}).
5669 When overflows or underflows happen, the instruction saturates the
5670 results to the maximum or the minimum.
5672 @cindex @code{extv@var{m}} instruction pattern
5673 @item @samp{extv@var{m}}
5674 Extract a bit-field from register operand 1, sign-extend it, and store
5675 it in operand 0.  Operand 2 specifies the width of the field in bits
5676 and operand 3 the starting bit, which counts from the most significant
5677 bit if @samp{BITS_BIG_ENDIAN} is true and from the least significant bit
5678 otherwise.
5680 Operands 0 and 1 both have mode @var{m}.  Operands 2 and 3 have a
5681 target-specific mode.
5683 @cindex @code{extvmisalign@var{m}} instruction pattern
5684 @item @samp{extvmisalign@var{m}}
5685 Extract a bit-field from memory operand 1, sign extend it, and store
5686 it in operand 0.  Operand 2 specifies the width in bits and operand 3
5687 the starting bit.  The starting bit is always somewhere in the first byte of
5688 operand 1; it counts from the most significant bit if @samp{BITS_BIG_ENDIAN}
5689 is true and from the least significant bit otherwise.
5691 Operand 0 has mode @var{m} while operand 1 has @code{BLK} mode.
5692 Operands 2 and 3 have a target-specific mode.
5694 The instruction must not read beyond the last byte of the bit-field.
5696 @cindex @code{extzv@var{m}} instruction pattern
5697 @item @samp{extzv@var{m}}
5698 Like @samp{extv@var{m}} except that the bit-field value is zero-extended.
5700 @cindex @code{extzvmisalign@var{m}} instruction pattern
5701 @item @samp{extzvmisalign@var{m}}
5702 Like @samp{extvmisalign@var{m}} except that the bit-field value is
5703 zero-extended.
5705 @cindex @code{insv@var{m}} instruction pattern
5706 @item @samp{insv@var{m}}
5707 Insert operand 3 into a bit-field of register operand 0.  Operand 1
5708 specifies the width of the field in bits and operand 2 the starting bit,
5709 which counts from the most significant bit if @samp{BITS_BIG_ENDIAN}
5710 is true and from the least significant bit otherwise.
5712 Operands 0 and 3 both have mode @var{m}.  Operands 1 and 2 have a
5713 target-specific mode.
5715 @cindex @code{insvmisalign@var{m}} instruction pattern
5716 @item @samp{insvmisalign@var{m}}
5717 Insert operand 3 into a bit-field of memory operand 0.  Operand 1
5718 specifies the width of the field in bits and operand 2 the starting bit.
5719 The starting bit is always somewhere in the first byte of operand 0;
5720 it counts from the most significant bit if @samp{BITS_BIG_ENDIAN}
5721 is true and from the least significant bit otherwise.
5723 Operand 3 has mode @var{m} while operand 0 has @code{BLK} mode.
5724 Operands 1 and 2 have a target-specific mode.
5726 The instruction must not read or write beyond the last byte of the bit-field.
5728 @cindex @code{extv} instruction pattern
5729 @item @samp{extv}
5730 Extract a bit-field from operand 1 (a register or memory operand), where
5731 operand 2 specifies the width in bits and operand 3 the starting bit,
5732 and store it in operand 0.  Operand 0 must have mode @code{word_mode}.
5733 Operand 1 may have mode @code{byte_mode} or @code{word_mode}; often
5734 @code{word_mode} is allowed only for registers.  Operands 2 and 3 must
5735 be valid for @code{word_mode}.
5737 The RTL generation pass generates this instruction only with constants
5738 for operands 2 and 3 and the constant is never zero for operand 2.
5740 The bit-field value is sign-extended to a full word integer
5741 before it is stored in operand 0.
5743 This pattern is deprecated; please use @samp{extv@var{m}} and
5744 @code{extvmisalign@var{m}} instead.
5746 @cindex @code{extzv} instruction pattern
5747 @item @samp{extzv}
5748 Like @samp{extv} except that the bit-field value is zero-extended.
5750 This pattern is deprecated; please use @samp{extzv@var{m}} and
5751 @code{extzvmisalign@var{m}} instead.
5753 @cindex @code{insv} instruction pattern
5754 @item @samp{insv}
5755 Store operand 3 (which must be valid for @code{word_mode}) into a
5756 bit-field in operand 0, where operand 1 specifies the width in bits and
5757 operand 2 the starting bit.  Operand 0 may have mode @code{byte_mode} or
5758 @code{word_mode}; often @code{word_mode} is allowed only for registers.
5759 Operands 1 and 2 must be valid for @code{word_mode}.
5761 The RTL generation pass generates this instruction only with constants
5762 for operands 1 and 2 and the constant is never zero for operand 1.
5764 This pattern is deprecated; please use @samp{insv@var{m}} and
5765 @code{insvmisalign@var{m}} instead.
5767 @cindex @code{mov@var{mode}cc} instruction pattern
5768 @item @samp{mov@var{mode}cc}
5769 Conditionally move operand 2 or operand 3 into operand 0 according to the
5770 comparison in operand 1.  If the comparison is true, operand 2 is moved
5771 into operand 0, otherwise operand 3 is moved.
5773 The mode of the operands being compared need not be the same as the operands
5774 being moved.  Some machines, sparc64 for example, have instructions that
5775 conditionally move an integer value based on the floating point condition
5776 codes and vice versa.
5778 If the machine does not have conditional move instructions, do not
5779 define these patterns.
5781 @cindex @code{add@var{mode}cc} instruction pattern
5782 @item @samp{add@var{mode}cc}
5783 Similar to @samp{mov@var{mode}cc} but for conditional addition.  Conditionally
5784 move operand 2 or (operands 2 + operand 3) into operand 0 according to the
5785 comparison in operand 1.  If the comparison is false, operand 2 is moved into
5786 operand 0, otherwise (operand 2 + operand 3) is moved.
5788 @cindex @code{cstore@var{mode}4} instruction pattern
5789 @item @samp{cstore@var{mode}4}
5790 Store zero or nonzero in operand 0 according to whether a comparison
5791 is true.  Operand 1 is a comparison operator.  Operand 2 and operand 3
5792 are the first and second operand of the comparison, respectively.
5793 You specify the mode that operand 0 must have when you write the
5794 @code{match_operand} expression.  The compiler automatically sees which
5795 mode you have used and supplies an operand of that mode.
5797 The value stored for a true condition must have 1 as its low bit, or
5798 else must be negative.  Otherwise the instruction is not suitable and
5799 you should omit it from the machine description.  You describe to the
5800 compiler exactly which value is stored by defining the macro
5801 @code{STORE_FLAG_VALUE} (@pxref{Misc}).  If a description cannot be
5802 found that can be used for all the possible comparison operators, you
5803 should pick one and use a @code{define_expand} to map all results
5804 onto the one you chose.
5806 These operations may @code{FAIL}, but should do so only in relatively
5807 uncommon cases; if they would @code{FAIL} for common cases involving
5808 integer comparisons, it is best to restrict the predicates to not
5809 allow these operands.  Likewise if a given comparison operator will
5810 always fail, independent of the operands (for floating-point modes, the
5811 @code{ordered_comparison_operator} predicate is often useful in this case).
5813 If this pattern is omitted, the compiler will generate a conditional
5814 branch---for example, it may copy a constant one to the target and branching
5815 around an assignment of zero to the target---or a libcall.  If the predicate
5816 for operand 1 only rejects some operators, it will also try reordering the
5817 operands and/or inverting the result value (e.g.@: by an exclusive OR).
5818 These possibilities could be cheaper or equivalent to the instructions
5819 used for the @samp{cstore@var{mode}4} pattern followed by those required
5820 to convert a positive result from @code{STORE_FLAG_VALUE} to 1; in this
5821 case, you can and should make operand 1's predicate reject some operators
5822 in the @samp{cstore@var{mode}4} pattern, or remove the pattern altogether
5823 from the machine description.
5825 @cindex @code{cbranch@var{mode}4} instruction pattern
5826 @item @samp{cbranch@var{mode}4}
5827 Conditional branch instruction combined with a compare instruction.
5828 Operand 0 is a comparison operator.  Operand 1 and operand 2 are the
5829 first and second operands of the comparison, respectively.  Operand 3
5830 is a @code{label_ref} that refers to the label to jump to.
5832 @cindex @code{jump} instruction pattern
5833 @item @samp{jump}
5834 A jump inside a function; an unconditional branch.  Operand 0 is the
5835 @code{label_ref} of the label to jump to.  This pattern name is mandatory
5836 on all machines.
5838 @cindex @code{call} instruction pattern
5839 @item @samp{call}
5840 Subroutine call instruction returning no value.  Operand 0 is the
5841 function to call; operand 1 is the number of bytes of arguments pushed
5842 as a @code{const_int}; operand 2 is the number of registers used as
5843 operands.
5845 On most machines, operand 2 is not actually stored into the RTL
5846 pattern.  It is supplied for the sake of some RISC machines which need
5847 to put this information into the assembler code; they can put it in
5848 the RTL instead of operand 1.
5850 Operand 0 should be a @code{mem} RTX whose address is the address of the
5851 function.  Note, however, that this address can be a @code{symbol_ref}
5852 expression even if it would not be a legitimate memory address on the
5853 target machine.  If it is also not a valid argument for a call
5854 instruction, the pattern for this operation should be a
5855 @code{define_expand} (@pxref{Expander Definitions}) that places the
5856 address into a register and uses that register in the call instruction.
5858 @cindex @code{call_value} instruction pattern
5859 @item @samp{call_value}
5860 Subroutine call instruction returning a value.  Operand 0 is the hard
5861 register in which the value is returned.  There are three more
5862 operands, the same as the three operands of the @samp{call}
5863 instruction (but with numbers increased by one).
5865 Subroutines that return @code{BLKmode} objects use the @samp{call}
5866 insn.
5868 @cindex @code{call_pop} instruction pattern
5869 @cindex @code{call_value_pop} instruction pattern
5870 @item @samp{call_pop}, @samp{call_value_pop}
5871 Similar to @samp{call} and @samp{call_value}, except used if defined and
5872 if @code{RETURN_POPS_ARGS} is nonzero.  They should emit a @code{parallel}
5873 that contains both the function call and a @code{set} to indicate the
5874 adjustment made to the frame pointer.
5876 For machines where @code{RETURN_POPS_ARGS} can be nonzero, the use of these
5877 patterns increases the number of functions for which the frame pointer
5878 can be eliminated, if desired.
5880 @cindex @code{untyped_call} instruction pattern
5881 @item @samp{untyped_call}
5882 Subroutine call instruction returning a value of any type.  Operand 0 is
5883 the function to call; operand 1 is a memory location where the result of
5884 calling the function is to be stored; operand 2 is a @code{parallel}
5885 expression where each element is a @code{set} expression that indicates
5886 the saving of a function return value into the result block.
5888 This instruction pattern should be defined to support
5889 @code{__builtin_apply} on machines where special instructions are needed
5890 to call a subroutine with arbitrary arguments or to save the value
5891 returned.  This instruction pattern is required on machines that have
5892 multiple registers that can hold a return value
5893 (i.e.@: @code{FUNCTION_VALUE_REGNO_P} is true for more than one register).
5895 @cindex @code{return} instruction pattern
5896 @item @samp{return}
5897 Subroutine return instruction.  This instruction pattern name should be
5898 defined only if a single instruction can do all the work of returning
5899 from a function.
5901 Like the @samp{mov@var{m}} patterns, this pattern is also used after the
5902 RTL generation phase.  In this case it is to support machines where
5903 multiple instructions are usually needed to return from a function, but
5904 some class of functions only requires one instruction to implement a
5905 return.  Normally, the applicable functions are those which do not need
5906 to save any registers or allocate stack space.
5908 It is valid for this pattern to expand to an instruction using
5909 @code{simple_return} if no epilogue is required.
5911 @cindex @code{simple_return} instruction pattern
5912 @item @samp{simple_return}
5913 Subroutine return instruction.  This instruction pattern name should be
5914 defined only if a single instruction can do all the work of returning
5915 from a function on a path where no epilogue is required.  This pattern
5916 is very similar to the @code{return} instruction pattern, but it is emitted
5917 only by the shrink-wrapping optimization on paths where the function
5918 prologue has not been executed, and a function return should occur without
5919 any of the effects of the epilogue.  Additional uses may be introduced on
5920 paths where both the prologue and the epilogue have executed.
5922 @findex reload_completed
5923 @findex leaf_function_p
5924 For such machines, the condition specified in this pattern should only
5925 be true when @code{reload_completed} is nonzero and the function's
5926 epilogue would only be a single instruction.  For machines with register
5927 windows, the routine @code{leaf_function_p} may be used to determine if
5928 a register window push is required.
5930 Machines that have conditional return instructions should define patterns
5931 such as
5933 @smallexample
5934 (define_insn ""
5935   [(set (pc)
5936         (if_then_else (match_operator
5937                          0 "comparison_operator"
5938                          [(cc0) (const_int 0)])
5939                       (return)
5940                       (pc)))]
5941   "@var{condition}"
5942   "@dots{}")
5943 @end smallexample
5945 where @var{condition} would normally be the same condition specified on the
5946 named @samp{return} pattern.
5948 @cindex @code{untyped_return} instruction pattern
5949 @item @samp{untyped_return}
5950 Untyped subroutine return instruction.  This instruction pattern should
5951 be defined to support @code{__builtin_return} on machines where special
5952 instructions are needed to return a value of any type.
5954 Operand 0 is a memory location where the result of calling a function
5955 with @code{__builtin_apply} is stored; operand 1 is a @code{parallel}
5956 expression where each element is a @code{set} expression that indicates
5957 the restoring of a function return value from the result block.
5959 @cindex @code{nop} instruction pattern
5960 @item @samp{nop}
5961 No-op instruction.  This instruction pattern name should always be defined
5962 to output a no-op in assembler code.  @code{(const_int 0)} will do as an
5963 RTL pattern.
5965 @cindex @code{indirect_jump} instruction pattern
5966 @item @samp{indirect_jump}
5967 An instruction to jump to an address which is operand zero.
5968 This pattern name is mandatory on all machines.
5970 @cindex @code{casesi} instruction pattern
5971 @item @samp{casesi}
5972 Instruction to jump through a dispatch table, including bounds checking.
5973 This instruction takes five operands:
5975 @enumerate
5976 @item
5977 The index to dispatch on, which has mode @code{SImode}.
5979 @item
5980 The lower bound for indices in the table, an integer constant.
5982 @item
5983 The total range of indices in the table---the largest index
5984 minus the smallest one (both inclusive).
5986 @item
5987 A label that precedes the table itself.
5989 @item
5990 A label to jump to if the index has a value outside the bounds.
5991 @end enumerate
5993 The table is an @code{addr_vec} or @code{addr_diff_vec} inside of a
5994 @code{jump_table_data}.  The number of elements in the table is one plus the
5995 difference between the upper bound and the lower bound.
5997 @cindex @code{tablejump} instruction pattern
5998 @item @samp{tablejump}
5999 Instruction to jump to a variable address.  This is a low-level
6000 capability which can be used to implement a dispatch table when there
6001 is no @samp{casesi} pattern.
6003 This pattern requires two operands: the address or offset, and a label
6004 which should immediately precede the jump table.  If the macro
6005 @code{CASE_VECTOR_PC_RELATIVE} evaluates to a nonzero value then the first
6006 operand is an offset which counts from the address of the table; otherwise,
6007 it is an absolute address to jump to.  In either case, the first operand has
6008 mode @code{Pmode}.
6010 The @samp{tablejump} insn is always the last insn before the jump
6011 table it uses.  Its assembler code normally has no need to use the
6012 second operand, but you should incorporate it in the RTL pattern so
6013 that the jump optimizer will not delete the table as unreachable code.
6016 @cindex @code{decrement_and_branch_until_zero} instruction pattern
6017 @item @samp{decrement_and_branch_until_zero}
6018 Conditional branch instruction that decrements a register and
6019 jumps if the register is nonzero.  Operand 0 is the register to
6020 decrement and test; operand 1 is the label to jump to if the
6021 register is nonzero.  @xref{Looping Patterns}.
6023 This optional instruction pattern is only used by the combiner,
6024 typically for loops reversed by the loop optimizer when strength
6025 reduction is enabled.
6027 @cindex @code{doloop_end} instruction pattern
6028 @item @samp{doloop_end}
6029 Conditional branch instruction that decrements a register and
6030 jumps if the register is nonzero.  Operand 0 is the register to
6031 decrement and test; operand 1 is the label to jump to if the
6032 register is nonzero.
6033 @xref{Looping Patterns}.
6035 This optional instruction pattern should be defined for machines with
6036 low-overhead looping instructions as the loop optimizer will try to
6037 modify suitable loops to utilize it.  The target hook
6038 @code{TARGET_CAN_USE_DOLOOP_P} controls the conditions under which
6039 low-overhead loops can be used.
6041 @cindex @code{doloop_begin} instruction pattern
6042 @item @samp{doloop_begin}
6043 Companion instruction to @code{doloop_end} required for machines that
6044 need to perform some initialization, such as loading a special counter
6045 register.  Operand 1 is the associated @code{doloop_end} pattern and
6046 operand 0 is the register that it decrements.
6048 If initialization insns do not always need to be emitted, use a
6049 @code{define_expand} (@pxref{Expander Definitions}) and make it fail.
6051 @cindex @code{canonicalize_funcptr_for_compare} instruction pattern
6052 @item @samp{canonicalize_funcptr_for_compare}
6053 Canonicalize the function pointer in operand 1 and store the result
6054 into operand 0.
6056 Operand 0 is always a @code{reg} and has mode @code{Pmode}; operand 1
6057 may be a @code{reg}, @code{mem}, @code{symbol_ref}, @code{const_int}, etc
6058 and also has mode @code{Pmode}.
6060 Canonicalization of a function pointer usually involves computing
6061 the address of the function which would be called if the function
6062 pointer were used in an indirect call.
6064 Only define this pattern if function pointers on the target machine
6065 can have different values but still call the same function when
6066 used in an indirect call.
6068 @cindex @code{save_stack_block} instruction pattern
6069 @cindex @code{save_stack_function} instruction pattern
6070 @cindex @code{save_stack_nonlocal} instruction pattern
6071 @cindex @code{restore_stack_block} instruction pattern
6072 @cindex @code{restore_stack_function} instruction pattern
6073 @cindex @code{restore_stack_nonlocal} instruction pattern
6074 @item @samp{save_stack_block}
6075 @itemx @samp{save_stack_function}
6076 @itemx @samp{save_stack_nonlocal}
6077 @itemx @samp{restore_stack_block}
6078 @itemx @samp{restore_stack_function}
6079 @itemx @samp{restore_stack_nonlocal}
6080 Most machines save and restore the stack pointer by copying it to or
6081 from an object of mode @code{Pmode}.  Do not define these patterns on
6082 such machines.
6084 Some machines require special handling for stack pointer saves and
6085 restores.  On those machines, define the patterns corresponding to the
6086 non-standard cases by using a @code{define_expand} (@pxref{Expander
6087 Definitions}) that produces the required insns.  The three types of
6088 saves and restores are:
6090 @enumerate
6091 @item
6092 @samp{save_stack_block} saves the stack pointer at the start of a block
6093 that allocates a variable-sized object, and @samp{restore_stack_block}
6094 restores the stack pointer when the block is exited.
6096 @item
6097 @samp{save_stack_function} and @samp{restore_stack_function} do a
6098 similar job for the outermost block of a function and are used when the
6099 function allocates variable-sized objects or calls @code{alloca}.  Only
6100 the epilogue uses the restored stack pointer, allowing a simpler save or
6101 restore sequence on some machines.
6103 @item
6104 @samp{save_stack_nonlocal} is used in functions that contain labels
6105 branched to by nested functions.  It saves the stack pointer in such a
6106 way that the inner function can use @samp{restore_stack_nonlocal} to
6107 restore the stack pointer.  The compiler generates code to restore the
6108 frame and argument pointer registers, but some machines require saving
6109 and restoring additional data such as register window information or
6110 stack backchains.  Place insns in these patterns to save and restore any
6111 such required data.
6112 @end enumerate
6114 When saving the stack pointer, operand 0 is the save area and operand 1
6115 is the stack pointer.  The mode used to allocate the save area defaults
6116 to @code{Pmode} but you can override that choice by defining the
6117 @code{STACK_SAVEAREA_MODE} macro (@pxref{Storage Layout}).  You must
6118 specify an integral mode, or @code{VOIDmode} if no save area is needed
6119 for a particular type of save (either because no save is needed or
6120 because a machine-specific save area can be used).  Operand 0 is the
6121 stack pointer and operand 1 is the save area for restore operations.  If
6122 @samp{save_stack_block} is defined, operand 0 must not be
6123 @code{VOIDmode} since these saves can be arbitrarily nested.
6125 A save area is a @code{mem} that is at a constant offset from
6126 @code{virtual_stack_vars_rtx} when the stack pointer is saved for use by
6127 nonlocal gotos and a @code{reg} in the other two cases.
6129 @cindex @code{allocate_stack} instruction pattern
6130 @item @samp{allocate_stack}
6131 Subtract (or add if @code{STACK_GROWS_DOWNWARD} is undefined) operand 1 from
6132 the stack pointer to create space for dynamically allocated data.
6134 Store the resultant pointer to this space into operand 0.  If you
6135 are allocating space from the main stack, do this by emitting a
6136 move insn to copy @code{virtual_stack_dynamic_rtx} to operand 0.
6137 If you are allocating the space elsewhere, generate code to copy the
6138 location of the space to operand 0.  In the latter case, you must
6139 ensure this space gets freed when the corresponding space on the main
6140 stack is free.
6142 Do not define this pattern if all that must be done is the subtraction.
6143 Some machines require other operations such as stack probes or
6144 maintaining the back chain.  Define this pattern to emit those
6145 operations in addition to updating the stack pointer.
6147 @cindex @code{check_stack} instruction pattern
6148 @item @samp{check_stack}
6149 If stack checking (@pxref{Stack Checking}) cannot be done on your system by
6150 probing the stack, define this pattern to perform the needed check and signal
6151 an error if the stack has overflowed.  The single operand is the address in
6152 the stack farthest from the current stack pointer that you need to validate.
6153 Normally, on platforms where this pattern is needed, you would obtain the
6154 stack limit from a global or thread-specific variable or register.
6156 @cindex @code{probe_stack_address} instruction pattern
6157 @item @samp{probe_stack_address}
6158 If stack checking (@pxref{Stack Checking}) can be done on your system by
6159 probing the stack but without the need to actually access it, define this
6160 pattern and signal an error if the stack has overflowed.  The single operand
6161 is the memory address in the stack that needs to be probed.
6163 @cindex @code{probe_stack} instruction pattern
6164 @item @samp{probe_stack}
6165 If stack checking (@pxref{Stack Checking}) can be done on your system by
6166 probing the stack but doing it with a ``store zero'' instruction is not valid
6167 or optimal, define this pattern to do the probing differently and signal an
6168 error if the stack has overflowed.  The single operand is the memory reference
6169 in the stack that needs to be probed.
6171 @cindex @code{nonlocal_goto} instruction pattern
6172 @item @samp{nonlocal_goto}
6173 Emit code to generate a non-local goto, e.g., a jump from one function
6174 to a label in an outer function.  This pattern has four arguments,
6175 each representing a value to be used in the jump.  The first
6176 argument is to be loaded into the frame pointer, the second is
6177 the address to branch to (code to dispatch to the actual label),
6178 the third is the address of a location where the stack is saved,
6179 and the last is the address of the label, to be placed in the
6180 location for the incoming static chain.
6182 On most machines you need not define this pattern, since GCC will
6183 already generate the correct code, which is to load the frame pointer
6184 and static chain, restore the stack (using the
6185 @samp{restore_stack_nonlocal} pattern, if defined), and jump indirectly
6186 to the dispatcher.  You need only define this pattern if this code will
6187 not work on your machine.
6189 @cindex @code{nonlocal_goto_receiver} instruction pattern
6190 @item @samp{nonlocal_goto_receiver}
6191 This pattern, if defined, contains code needed at the target of a
6192 nonlocal goto after the code already generated by GCC@.  You will not
6193 normally need to define this pattern.  A typical reason why you might
6194 need this pattern is if some value, such as a pointer to a global table,
6195 must be restored when the frame pointer is restored.  Note that a nonlocal
6196 goto only occurs within a unit-of-translation, so a global table pointer
6197 that is shared by all functions of a given module need not be restored.
6198 There are no arguments.
6200 @cindex @code{exception_receiver} instruction pattern
6201 @item @samp{exception_receiver}
6202 This pattern, if defined, contains code needed at the site of an
6203 exception handler that isn't needed at the site of a nonlocal goto.  You
6204 will not normally need to define this pattern.  A typical reason why you
6205 might need this pattern is if some value, such as a pointer to a global
6206 table, must be restored after control flow is branched to the handler of
6207 an exception.  There are no arguments.
6209 @cindex @code{builtin_setjmp_setup} instruction pattern
6210 @item @samp{builtin_setjmp_setup}
6211 This pattern, if defined, contains additional code needed to initialize
6212 the @code{jmp_buf}.  You will not normally need to define this pattern.
6213 A typical reason why you might need this pattern is if some value, such
6214 as a pointer to a global table, must be restored.  Though it is
6215 preferred that the pointer value be recalculated if possible (given the
6216 address of a label for instance).  The single argument is a pointer to
6217 the @code{jmp_buf}.  Note that the buffer is five words long and that
6218 the first three are normally used by the generic mechanism.
6220 @cindex @code{builtin_setjmp_receiver} instruction pattern
6221 @item @samp{builtin_setjmp_receiver}
6222 This pattern, if defined, contains code needed at the site of a
6223 built-in setjmp that isn't needed at the site of a nonlocal goto.  You
6224 will not normally need to define this pattern.  A typical reason why you
6225 might need this pattern is if some value, such as a pointer to a global
6226 table, must be restored.  It takes one argument, which is the label
6227 to which builtin_longjmp transferred control; this pattern may be emitted
6228 at a small offset from that label.
6230 @cindex @code{builtin_longjmp} instruction pattern
6231 @item @samp{builtin_longjmp}
6232 This pattern, if defined, performs the entire action of the longjmp.
6233 You will not normally need to define this pattern unless you also define
6234 @code{builtin_setjmp_setup}.  The single argument is a pointer to the
6235 @code{jmp_buf}.
6237 @cindex @code{eh_return} instruction pattern
6238 @item @samp{eh_return}
6239 This pattern, if defined, affects the way @code{__builtin_eh_return},
6240 and thence the call frame exception handling library routines, are
6241 built.  It is intended to handle non-trivial actions needed along
6242 the abnormal return path.
6244 The address of the exception handler to which the function should return
6245 is passed as operand to this pattern.  It will normally need to copied by
6246 the pattern to some special register or memory location.
6247 If the pattern needs to determine the location of the target call
6248 frame in order to do so, it may use @code{EH_RETURN_STACKADJ_RTX},
6249 if defined; it will have already been assigned.
6251 If this pattern is not defined, the default action will be to simply
6252 copy the return address to @code{EH_RETURN_HANDLER_RTX}.  Either
6253 that macro or this pattern needs to be defined if call frame exception
6254 handling is to be used.
6256 @cindex @code{prologue} instruction pattern
6257 @anchor{prologue instruction pattern}
6258 @item @samp{prologue}
6259 This pattern, if defined, emits RTL for entry to a function.  The function
6260 entry is responsible for setting up the stack frame, initializing the frame
6261 pointer register, saving callee saved registers, etc.
6263 Using a prologue pattern is generally preferred over defining
6264 @code{TARGET_ASM_FUNCTION_PROLOGUE} to emit assembly code for the prologue.
6266 The @code{prologue} pattern is particularly useful for targets which perform
6267 instruction scheduling.
6269 @cindex @code{window_save} instruction pattern
6270 @anchor{window_save instruction pattern}
6271 @item @samp{window_save}
6272 This pattern, if defined, emits RTL for a register window save.  It should
6273 be defined if the target machine has register windows but the window events
6274 are decoupled from calls to subroutines.  The canonical example is the SPARC
6275 architecture.
6277 @cindex @code{epilogue} instruction pattern
6278 @anchor{epilogue instruction pattern}
6279 @item @samp{epilogue}
6280 This pattern emits RTL for exit from a function.  The function
6281 exit is responsible for deallocating the stack frame, restoring callee saved
6282 registers and emitting the return instruction.
6284 Using an epilogue pattern is generally preferred over defining
6285 @code{TARGET_ASM_FUNCTION_EPILOGUE} to emit assembly code for the epilogue.
6287 The @code{epilogue} pattern is particularly useful for targets which perform
6288 instruction scheduling or which have delay slots for their return instruction.
6290 @cindex @code{sibcall_epilogue} instruction pattern
6291 @item @samp{sibcall_epilogue}
6292 This pattern, if defined, emits RTL for exit from a function without the final
6293 branch back to the calling function.  This pattern will be emitted before any
6294 sibling call (aka tail call) sites.
6296 The @code{sibcall_epilogue} pattern must not clobber any arguments used for
6297 parameter passing or any stack slots for arguments passed to the current
6298 function.
6300 @cindex @code{trap} instruction pattern
6301 @item @samp{trap}
6302 This pattern, if defined, signals an error, typically by causing some
6303 kind of signal to be raised.  Among other places, it is used by the Java
6304 front end to signal `invalid array index' exceptions.
6306 @cindex @code{ctrap@var{MM}4} instruction pattern
6307 @item @samp{ctrap@var{MM}4}
6308 Conditional trap instruction.  Operand 0 is a piece of RTL which
6309 performs a comparison, and operands 1 and 2 are the arms of the
6310 comparison.  Operand 3 is the trap code, an integer.
6312 A typical @code{ctrap} pattern looks like
6314 @smallexample
6315 (define_insn "ctrapsi4"
6316   [(trap_if (match_operator 0 "trap_operator"
6317              [(match_operand 1 "register_operand")
6318               (match_operand 2 "immediate_operand")])
6319             (match_operand 3 "const_int_operand" "i"))]
6320   ""
6321   "@dots{}")
6322 @end smallexample
6324 @cindex @code{prefetch} instruction pattern
6325 @item @samp{prefetch}
6326 This pattern, if defined, emits code for a non-faulting data prefetch
6327 instruction.  Operand 0 is the address of the memory to prefetch.  Operand 1
6328 is a constant 1 if the prefetch is preparing for a write to the memory
6329 address, or a constant 0 otherwise.  Operand 2 is the expected degree of
6330 temporal locality of the data and is a value between 0 and 3, inclusive; 0
6331 means that the data has no temporal locality, so it need not be left in the
6332 cache after the access; 3 means that the data has a high degree of temporal
6333 locality and should be left in all levels of cache possible;  1 and 2 mean,
6334 respectively, a low or moderate degree of temporal locality.
6336 Targets that do not support write prefetches or locality hints can ignore
6337 the values of operands 1 and 2.
6339 @cindex @code{blockage} instruction pattern
6340 @item @samp{blockage}
6341 This pattern defines a pseudo insn that prevents the instruction
6342 scheduler and other passes from moving instructions and using register
6343 equivalences across the boundary defined by the blockage insn.
6344 This needs to be an UNSPEC_VOLATILE pattern or a volatile ASM.
6346 @cindex @code{memory_barrier} instruction pattern
6347 @item @samp{memory_barrier}
6348 If the target memory model is not fully synchronous, then this pattern
6349 should be defined to an instruction that orders both loads and stores
6350 before the instruction with respect to loads and stores after the instruction.
6351 This pattern has no operands.
6353 @cindex @code{sync_compare_and_swap@var{mode}} instruction pattern
6354 @item @samp{sync_compare_and_swap@var{mode}}
6355 This pattern, if defined, emits code for an atomic compare-and-swap
6356 operation.  Operand 1 is the memory on which the atomic operation is
6357 performed.  Operand 2 is the ``old'' value to be compared against the
6358 current contents of the memory location.  Operand 3 is the ``new'' value
6359 to store in the memory if the compare succeeds.  Operand 0 is the result
6360 of the operation; it should contain the contents of the memory
6361 before the operation.  If the compare succeeds, this should obviously be
6362 a copy of operand 2.
6364 This pattern must show that both operand 0 and operand 1 are modified.
6366 This pattern must issue any memory barrier instructions such that all
6367 memory operations before the atomic operation occur before the atomic
6368 operation and all memory operations after the atomic operation occur
6369 after the atomic operation.
6371 For targets where the success or failure of the compare-and-swap
6372 operation is available via the status flags, it is possible to
6373 avoid a separate compare operation and issue the subsequent
6374 branch or store-flag operation immediately after the compare-and-swap.
6375 To this end, GCC will look for a @code{MODE_CC} set in the
6376 output of @code{sync_compare_and_swap@var{mode}}; if the machine
6377 description includes such a set, the target should also define special
6378 @code{cbranchcc4} and/or @code{cstorecc4} instructions.  GCC will then
6379 be able to take the destination of the @code{MODE_CC} set and pass it
6380 to the @code{cbranchcc4} or @code{cstorecc4} pattern as the first
6381 operand of the comparison (the second will be @code{(const_int 0)}).
6383 For targets where the operating system may provide support for this
6384 operation via library calls, the @code{sync_compare_and_swap_optab}
6385 may be initialized to a function with the same interface as the
6386 @code{__sync_val_compare_and_swap_@var{n}} built-in.  If the entire
6387 set of @var{__sync} builtins are supported via library calls, the
6388 target can initialize all of the optabs at once with
6389 @code{init_sync_libfuncs}.
6390 For the purposes of C++11 @code{std::atomic::is_lock_free}, it is
6391 assumed that these library calls do @emph{not} use any kind of
6392 interruptable locking.
6394 @cindex @code{sync_add@var{mode}} instruction pattern
6395 @cindex @code{sync_sub@var{mode}} instruction pattern
6396 @cindex @code{sync_ior@var{mode}} instruction pattern
6397 @cindex @code{sync_and@var{mode}} instruction pattern
6398 @cindex @code{sync_xor@var{mode}} instruction pattern
6399 @cindex @code{sync_nand@var{mode}} instruction pattern
6400 @item @samp{sync_add@var{mode}}, @samp{sync_sub@var{mode}}
6401 @itemx @samp{sync_ior@var{mode}}, @samp{sync_and@var{mode}}
6402 @itemx @samp{sync_xor@var{mode}}, @samp{sync_nand@var{mode}}
6403 These patterns emit code for an atomic operation on memory.
6404 Operand 0 is the memory on which the atomic operation is performed.
6405 Operand 1 is the second operand to the binary operator.
6407 This pattern must issue any memory barrier instructions such that all
6408 memory operations before the atomic operation occur before the atomic
6409 operation and all memory operations after the atomic operation occur
6410 after the atomic operation.
6412 If these patterns are not defined, the operation will be constructed
6413 from a compare-and-swap operation, if defined.
6415 @cindex @code{sync_old_add@var{mode}} instruction pattern
6416 @cindex @code{sync_old_sub@var{mode}} instruction pattern
6417 @cindex @code{sync_old_ior@var{mode}} instruction pattern
6418 @cindex @code{sync_old_and@var{mode}} instruction pattern
6419 @cindex @code{sync_old_xor@var{mode}} instruction pattern
6420 @cindex @code{sync_old_nand@var{mode}} instruction pattern
6421 @item @samp{sync_old_add@var{mode}}, @samp{sync_old_sub@var{mode}}
6422 @itemx @samp{sync_old_ior@var{mode}}, @samp{sync_old_and@var{mode}}
6423 @itemx @samp{sync_old_xor@var{mode}}, @samp{sync_old_nand@var{mode}}
6424 These patterns emit code for an atomic operation on memory,
6425 and return the value that the memory contained before the operation.
6426 Operand 0 is the result value, operand 1 is the memory on which the
6427 atomic operation is performed, and operand 2 is the second operand
6428 to the binary operator.
6430 This pattern must issue any memory barrier instructions such that all
6431 memory operations before the atomic operation occur before the atomic
6432 operation and all memory operations after the atomic operation occur
6433 after the atomic operation.
6435 If these patterns are not defined, the operation will be constructed
6436 from a compare-and-swap operation, if defined.
6438 @cindex @code{sync_new_add@var{mode}} instruction pattern
6439 @cindex @code{sync_new_sub@var{mode}} instruction pattern
6440 @cindex @code{sync_new_ior@var{mode}} instruction pattern
6441 @cindex @code{sync_new_and@var{mode}} instruction pattern
6442 @cindex @code{sync_new_xor@var{mode}} instruction pattern
6443 @cindex @code{sync_new_nand@var{mode}} instruction pattern
6444 @item @samp{sync_new_add@var{mode}}, @samp{sync_new_sub@var{mode}}
6445 @itemx @samp{sync_new_ior@var{mode}}, @samp{sync_new_and@var{mode}}
6446 @itemx @samp{sync_new_xor@var{mode}}, @samp{sync_new_nand@var{mode}}
6447 These patterns are like their @code{sync_old_@var{op}} counterparts,
6448 except that they return the value that exists in the memory location
6449 after the operation, rather than before the operation.
6451 @cindex @code{sync_lock_test_and_set@var{mode}} instruction pattern
6452 @item @samp{sync_lock_test_and_set@var{mode}}
6453 This pattern takes two forms, based on the capabilities of the target.
6454 In either case, operand 0 is the result of the operand, operand 1 is
6455 the memory on which the atomic operation is performed, and operand 2
6456 is the value to set in the lock.
6458 In the ideal case, this operation is an atomic exchange operation, in
6459 which the previous value in memory operand is copied into the result
6460 operand, and the value operand is stored in the memory operand.
6462 For less capable targets, any value operand that is not the constant 1
6463 should be rejected with @code{FAIL}.  In this case the target may use
6464 an atomic test-and-set bit operation.  The result operand should contain
6465 1 if the bit was previously set and 0 if the bit was previously clear.
6466 The true contents of the memory operand are implementation defined.
6468 This pattern must issue any memory barrier instructions such that the
6469 pattern as a whole acts as an acquire barrier, that is all memory
6470 operations after the pattern do not occur until the lock is acquired.
6472 If this pattern is not defined, the operation will be constructed from
6473 a compare-and-swap operation, if defined.
6475 @cindex @code{sync_lock_release@var{mode}} instruction pattern
6476 @item @samp{sync_lock_release@var{mode}}
6477 This pattern, if defined, releases a lock set by
6478 @code{sync_lock_test_and_set@var{mode}}.  Operand 0 is the memory
6479 that contains the lock; operand 1 is the value to store in the lock.
6481 If the target doesn't implement full semantics for
6482 @code{sync_lock_test_and_set@var{mode}}, any value operand which is not
6483 the constant 0 should be rejected with @code{FAIL}, and the true contents
6484 of the memory operand are implementation defined.
6486 This pattern must issue any memory barrier instructions such that the
6487 pattern as a whole acts as a release barrier, that is the lock is
6488 released only after all previous memory operations have completed.
6490 If this pattern is not defined, then a @code{memory_barrier} pattern
6491 will be emitted, followed by a store of the value to the memory operand.
6493 @cindex @code{atomic_compare_and_swap@var{mode}} instruction pattern
6494 @item @samp{atomic_compare_and_swap@var{mode}} 
6495 This pattern, if defined, emits code for an atomic compare-and-swap
6496 operation with memory model semantics.  Operand 2 is the memory on which
6497 the atomic operation is performed.  Operand 0 is an output operand which
6498 is set to true or false based on whether the operation succeeded.  Operand
6499 1 is an output operand which is set to the contents of the memory before
6500 the operation was attempted.  Operand 3 is the value that is expected to
6501 be in memory.  Operand 4 is the value to put in memory if the expected
6502 value is found there.  Operand 5 is set to 1 if this compare and swap is to
6503 be treated as a weak operation.  Operand 6 is the memory model to be used
6504 if the operation is a success.  Operand 7 is the memory model to be used
6505 if the operation fails.
6507 If memory referred to in operand 2 contains the value in operand 3, then
6508 operand 4 is stored in memory pointed to by operand 2 and fencing based on
6509 the memory model in operand 6 is issued.  
6511 If memory referred to in operand 2 does not contain the value in operand 3,
6512 then fencing based on the memory model in operand 7 is issued.
6514 If a target does not support weak compare-and-swap operations, or the port
6515 elects not to implement weak operations, the argument in operand 5 can be
6516 ignored.  Note a strong implementation must be provided.
6518 If this pattern is not provided, the @code{__atomic_compare_exchange}
6519 built-in functions will utilize the legacy @code{sync_compare_and_swap}
6520 pattern with an @code{__ATOMIC_SEQ_CST} memory model.
6522 @cindex @code{atomic_load@var{mode}} instruction pattern
6523 @item @samp{atomic_load@var{mode}}
6524 This pattern implements an atomic load operation with memory model
6525 semantics.  Operand 1 is the memory address being loaded from.  Operand 0
6526 is the result of the load.  Operand 2 is the memory model to be used for
6527 the load operation.
6529 If not present, the @code{__atomic_load} built-in function will either
6530 resort to a normal load with memory barriers, or a compare-and-swap
6531 operation if a normal load would not be atomic.
6533 @cindex @code{atomic_store@var{mode}} instruction pattern
6534 @item @samp{atomic_store@var{mode}}
6535 This pattern implements an atomic store operation with memory model
6536 semantics.  Operand 0 is the memory address being stored to.  Operand 1
6537 is the value to be written.  Operand 2 is the memory model to be used for
6538 the operation.
6540 If not present, the @code{__atomic_store} built-in function will attempt to
6541 perform a normal store and surround it with any required memory fences.  If
6542 the store would not be atomic, then an @code{__atomic_exchange} is
6543 attempted with the result being ignored.
6545 @cindex @code{atomic_exchange@var{mode}} instruction pattern
6546 @item @samp{atomic_exchange@var{mode}}
6547 This pattern implements an atomic exchange operation with memory model
6548 semantics.  Operand 1 is the memory location the operation is performed on.
6549 Operand 0 is an output operand which is set to the original value contained
6550 in the memory pointed to by operand 1.  Operand 2 is the value to be
6551 stored.  Operand 3 is the memory model to be used.
6553 If this pattern is not present, the built-in function
6554 @code{__atomic_exchange} will attempt to preform the operation with a
6555 compare and swap loop.
6557 @cindex @code{atomic_add@var{mode}} instruction pattern
6558 @cindex @code{atomic_sub@var{mode}} instruction pattern
6559 @cindex @code{atomic_or@var{mode}} instruction pattern
6560 @cindex @code{atomic_and@var{mode}} instruction pattern
6561 @cindex @code{atomic_xor@var{mode}} instruction pattern
6562 @cindex @code{atomic_nand@var{mode}} instruction pattern
6563 @item @samp{atomic_add@var{mode}}, @samp{atomic_sub@var{mode}}
6564 @itemx @samp{atomic_or@var{mode}}, @samp{atomic_and@var{mode}}
6565 @itemx @samp{atomic_xor@var{mode}}, @samp{atomic_nand@var{mode}}
6566 These patterns emit code for an atomic operation on memory with memory
6567 model semantics. Operand 0 is the memory on which the atomic operation is
6568 performed.  Operand 1 is the second operand to the binary operator.
6569 Operand 2 is the memory model to be used by the operation.
6571 If these patterns are not defined, attempts will be made to use legacy
6572 @code{sync} patterns, or equivalent patterns which return a result.  If
6573 none of these are available a compare-and-swap loop will be used.
6575 @cindex @code{atomic_fetch_add@var{mode}} instruction pattern
6576 @cindex @code{atomic_fetch_sub@var{mode}} instruction pattern
6577 @cindex @code{atomic_fetch_or@var{mode}} instruction pattern
6578 @cindex @code{atomic_fetch_and@var{mode}} instruction pattern
6579 @cindex @code{atomic_fetch_xor@var{mode}} instruction pattern
6580 @cindex @code{atomic_fetch_nand@var{mode}} instruction pattern
6581 @item @samp{atomic_fetch_add@var{mode}}, @samp{atomic_fetch_sub@var{mode}}
6582 @itemx @samp{atomic_fetch_or@var{mode}}, @samp{atomic_fetch_and@var{mode}}
6583 @itemx @samp{atomic_fetch_xor@var{mode}}, @samp{atomic_fetch_nand@var{mode}}
6584 These patterns emit code for an atomic operation on memory with memory
6585 model semantics, and return the original value. Operand 0 is an output 
6586 operand which contains the value of the memory location before the 
6587 operation was performed.  Operand 1 is the memory on which the atomic 
6588 operation is performed.  Operand 2 is the second operand to the binary
6589 operator.  Operand 3 is the memory model to be used by the operation.
6591 If these patterns are not defined, attempts will be made to use legacy
6592 @code{sync} patterns.  If none of these are available a compare-and-swap
6593 loop will be used.
6595 @cindex @code{atomic_add_fetch@var{mode}} instruction pattern
6596 @cindex @code{atomic_sub_fetch@var{mode}} instruction pattern
6597 @cindex @code{atomic_or_fetch@var{mode}} instruction pattern
6598 @cindex @code{atomic_and_fetch@var{mode}} instruction pattern
6599 @cindex @code{atomic_xor_fetch@var{mode}} instruction pattern
6600 @cindex @code{atomic_nand_fetch@var{mode}} instruction pattern
6601 @item @samp{atomic_add_fetch@var{mode}}, @samp{atomic_sub_fetch@var{mode}}
6602 @itemx @samp{atomic_or_fetch@var{mode}}, @samp{atomic_and_fetch@var{mode}}
6603 @itemx @samp{atomic_xor_fetch@var{mode}}, @samp{atomic_nand_fetch@var{mode}}
6604 These patterns emit code for an atomic operation on memory with memory
6605 model semantics and return the result after the operation is performed.
6606 Operand 0 is an output operand which contains the value after the
6607 operation.  Operand 1 is the memory on which the atomic operation is
6608 performed.  Operand 2 is the second operand to the binary operator.
6609 Operand 3 is the memory model to be used by the operation.
6611 If these patterns are not defined, attempts will be made to use legacy
6612 @code{sync} patterns, or equivalent patterns which return the result before
6613 the operation followed by the arithmetic operation required to produce the
6614 result.  If none of these are available a compare-and-swap loop will be
6615 used.
6617 @cindex @code{atomic_test_and_set} instruction pattern
6618 @item @samp{atomic_test_and_set}
6619 This pattern emits code for @code{__builtin_atomic_test_and_set}.
6620 Operand 0 is an output operand which is set to true if the previous
6621 previous contents of the byte was "set", and false otherwise.  Operand 1
6622 is the @code{QImode} memory to be modified.  Operand 2 is the memory
6623 model to be used.
6625 The specific value that defines "set" is implementation defined, and
6626 is normally based on what is performed by the native atomic test and set
6627 instruction.
6629 @cindex @code{mem_thread_fence@var{mode}} instruction pattern
6630 @item @samp{mem_thread_fence@var{mode}}
6631 This pattern emits code required to implement a thread fence with
6632 memory model semantics.  Operand 0 is the memory model to be used.
6634 If this pattern is not specified, all memory models except
6635 @code{__ATOMIC_RELAXED} will result in issuing a @code{sync_synchronize}
6636 barrier pattern.
6638 @cindex @code{mem_signal_fence@var{mode}} instruction pattern
6639 @item @samp{mem_signal_fence@var{mode}}
6640 This pattern emits code required to implement a signal fence with
6641 memory model semantics.  Operand 0 is the memory model to be used.
6643 This pattern should impact the compiler optimizers the same way that
6644 mem_signal_fence does, but it does not need to issue any barrier
6645 instructions.
6647 If this pattern is not specified, all memory models except
6648 @code{__ATOMIC_RELAXED} will result in issuing a @code{sync_synchronize}
6649 barrier pattern.
6651 @cindex @code{get_thread_pointer@var{mode}} instruction pattern
6652 @cindex @code{set_thread_pointer@var{mode}} instruction pattern
6653 @item @samp{get_thread_pointer@var{mode}}
6654 @itemx @samp{set_thread_pointer@var{mode}}
6655 These patterns emit code that reads/sets the TLS thread pointer. Currently,
6656 these are only needed if the target needs to support the
6657 @code{__builtin_thread_pointer} and @code{__builtin_set_thread_pointer}
6658 builtins.
6660 The get/set patterns have a single output/input operand respectively,
6661 with @var{mode} intended to be @code{Pmode}.
6663 @cindex @code{stack_protect_set} instruction pattern
6664 @item @samp{stack_protect_set}
6665 This pattern, if defined, moves a @code{ptr_mode} value from the memory
6666 in operand 1 to the memory in operand 0 without leaving the value in
6667 a register afterward.  This is to avoid leaking the value some place
6668 that an attacker might use to rewrite the stack guard slot after
6669 having clobbered it.
6671 If this pattern is not defined, then a plain move pattern is generated.
6673 @cindex @code{stack_protect_test} instruction pattern
6674 @item @samp{stack_protect_test}
6675 This pattern, if defined, compares a @code{ptr_mode} value from the
6676 memory in operand 1 with the memory in operand 0 without leaving the
6677 value in a register afterward and branches to operand 2 if the values
6678 were equal.
6680 If this pattern is not defined, then a plain compare pattern and
6681 conditional branch pattern is used.
6683 @cindex @code{clear_cache} instruction pattern
6684 @item @samp{clear_cache}
6685 This pattern, if defined, flushes the instruction cache for a region of
6686 memory.  The region is bounded to by the Pmode pointers in operand 0
6687 inclusive and operand 1 exclusive.
6689 If this pattern is not defined, a call to the library function
6690 @code{__clear_cache} is used.
6692 @end table
6694 @end ifset
6695 @c Each of the following nodes are wrapped in separate
6696 @c "@ifset INTERNALS" to work around memory limits for the default
6697 @c configuration in older tetex distributions.  Known to not work:
6698 @c tetex-1.0.7, known to work: tetex-2.0.2.
6699 @ifset INTERNALS
6700 @node Pattern Ordering
6701 @section When the Order of Patterns Matters
6702 @cindex Pattern Ordering
6703 @cindex Ordering of Patterns
6705 Sometimes an insn can match more than one instruction pattern.  Then the
6706 pattern that appears first in the machine description is the one used.
6707 Therefore, more specific patterns (patterns that will match fewer things)
6708 and faster instructions (those that will produce better code when they
6709 do match) should usually go first in the description.
6711 In some cases the effect of ordering the patterns can be used to hide
6712 a pattern when it is not valid.  For example, the 68000 has an
6713 instruction for converting a fullword to floating point and another
6714 for converting a byte to floating point.  An instruction converting
6715 an integer to floating point could match either one.  We put the
6716 pattern to convert the fullword first to make sure that one will
6717 be used rather than the other.  (Otherwise a large integer might
6718 be generated as a single-byte immediate quantity, which would not work.)
6719 Instead of using this pattern ordering it would be possible to make the
6720 pattern for convert-a-byte smart enough to deal properly with any
6721 constant value.
6723 @end ifset
6724 @ifset INTERNALS
6725 @node Dependent Patterns
6726 @section Interdependence of Patterns
6727 @cindex Dependent Patterns
6728 @cindex Interdependence of Patterns
6730 In some cases machines support instructions identical except for the
6731 machine mode of one or more operands.  For example, there may be
6732 ``sign-extend halfword'' and ``sign-extend byte'' instructions whose
6733 patterns are
6735 @smallexample
6736 (set (match_operand:SI 0 @dots{})
6737      (extend:SI (match_operand:HI 1 @dots{})))
6739 (set (match_operand:SI 0 @dots{})
6740      (extend:SI (match_operand:QI 1 @dots{})))
6741 @end smallexample
6743 @noindent
6744 Constant integers do not specify a machine mode, so an instruction to
6745 extend a constant value could match either pattern.  The pattern it
6746 actually will match is the one that appears first in the file.  For correct
6747 results, this must be the one for the widest possible mode (@code{HImode},
6748 here).  If the pattern matches the @code{QImode} instruction, the results
6749 will be incorrect if the constant value does not actually fit that mode.
6751 Such instructions to extend constants are rarely generated because they are
6752 optimized away, but they do occasionally happen in nonoptimized
6753 compilations.
6755 If a constraint in a pattern allows a constant, the reload pass may
6756 replace a register with a constant permitted by the constraint in some
6757 cases.  Similarly for memory references.  Because of this substitution,
6758 you should not provide separate patterns for increment and decrement
6759 instructions.  Instead, they should be generated from the same pattern
6760 that supports register-register add insns by examining the operands and
6761 generating the appropriate machine instruction.
6763 @end ifset
6764 @ifset INTERNALS
6765 @node Jump Patterns
6766 @section Defining Jump Instruction Patterns
6767 @cindex jump instruction patterns
6768 @cindex defining jump instruction patterns
6770 GCC does not assume anything about how the machine realizes jumps.
6771 The machine description should define a single pattern, usually
6772 a @code{define_expand}, which expands to all the required insns.
6774 Usually, this would be a comparison insn to set the condition code
6775 and a separate branch insn testing the condition code and branching
6776 or not according to its value.  For many machines, however,
6777 separating compares and branches is limiting, which is why the
6778 more flexible approach with one @code{define_expand} is used in GCC.
6779 The machine description becomes clearer for architectures that
6780 have compare-and-branch instructions but no condition code.  It also
6781 works better when different sets of comparison operators are supported
6782 by different kinds of conditional branches (e.g. integer vs. floating-point),
6783 or by conditional branches with respect to conditional stores.
6785 Two separate insns are always used if the machine description represents
6786 a condition code register using the legacy RTL expression @code{(cc0)},
6787 and on most machines that use a separate condition code register
6788 (@pxref{Condition Code}).  For machines that use @code{(cc0)}, in
6789 fact, the set and use of the condition code must be separate and
6790 adjacent@footnote{@code{note} insns can separate them, though.}, thus
6791 allowing flags in @code{cc_status} to be used (@pxref{Condition Code}) and
6792 so that the comparison and branch insns could be located from each other
6793 by using the functions @code{prev_cc0_setter} and @code{next_cc0_user}.
6795 Even in this case having a single entry point for conditional branches
6796 is advantageous, because it handles equally well the case where a single
6797 comparison instruction records the results of both signed and unsigned
6798 comparison of the given operands (with the branch insns coming in distinct
6799 signed and unsigned flavors) as in the x86 or SPARC, and the case where
6800 there are distinct signed and unsigned compare instructions and only
6801 one set of conditional branch instructions as in the PowerPC.
6803 @end ifset
6804 @ifset INTERNALS
6805 @node Looping Patterns
6806 @section Defining Looping Instruction Patterns
6807 @cindex looping instruction patterns
6808 @cindex defining looping instruction patterns
6810 Some machines have special jump instructions that can be utilized to
6811 make loops more efficient.  A common example is the 68000 @samp{dbra}
6812 instruction which performs a decrement of a register and a branch if the
6813 result was greater than zero.  Other machines, in particular digital
6814 signal processors (DSPs), have special block repeat instructions to
6815 provide low-overhead loop support.  For example, the TI TMS320C3x/C4x
6816 DSPs have a block repeat instruction that loads special registers to
6817 mark the top and end of a loop and to count the number of loop
6818 iterations.  This avoids the need for fetching and executing a
6819 @samp{dbra}-like instruction and avoids pipeline stalls associated with
6820 the jump.
6822 GCC has three special named patterns to support low overhead looping.
6823 They are @samp{decrement_and_branch_until_zero}, @samp{doloop_begin},
6824 and @samp{doloop_end}.  The first pattern,
6825 @samp{decrement_and_branch_until_zero}, is not emitted during RTL
6826 generation but may be emitted during the instruction combination phase.
6827 This requires the assistance of the loop optimizer, using information
6828 collected during strength reduction, to reverse a loop to count down to
6829 zero.  Some targets also require the loop optimizer to add a
6830 @code{REG_NONNEG} note to indicate that the iteration count is always
6831 positive.  This is needed if the target performs a signed loop
6832 termination test.  For example, the 68000 uses a pattern similar to the
6833 following for its @code{dbra} instruction:
6835 @smallexample
6836 @group
6837 (define_insn "decrement_and_branch_until_zero"
6838   [(set (pc)
6839         (if_then_else
6840           (ge (plus:SI (match_operand:SI 0 "general_operand" "+d*am")
6841                        (const_int -1))
6842               (const_int 0))
6843           (label_ref (match_operand 1 "" ""))
6844           (pc)))
6845    (set (match_dup 0)
6846         (plus:SI (match_dup 0)
6847                  (const_int -1)))]
6848   "find_reg_note (insn, REG_NONNEG, 0)"
6849   "@dots{}")
6850 @end group
6851 @end smallexample
6853 Note that since the insn is both a jump insn and has an output, it must
6854 deal with its own reloads, hence the `m' constraints.  Also note that
6855 since this insn is generated by the instruction combination phase
6856 combining two sequential insns together into an implicit parallel insn,
6857 the iteration counter needs to be biased by the same amount as the
6858 decrement operation, in this case @minus{}1.  Note that the following similar
6859 pattern will not be matched by the combiner.
6861 @smallexample
6862 @group
6863 (define_insn "decrement_and_branch_until_zero"
6864   [(set (pc)
6865         (if_then_else
6866           (ge (match_operand:SI 0 "general_operand" "+d*am")
6867               (const_int 1))
6868           (label_ref (match_operand 1 "" ""))
6869           (pc)))
6870    (set (match_dup 0)
6871         (plus:SI (match_dup 0)
6872                  (const_int -1)))]
6873   "find_reg_note (insn, REG_NONNEG, 0)"
6874   "@dots{}")
6875 @end group
6876 @end smallexample
6878 The other two special looping patterns, @samp{doloop_begin} and
6879 @samp{doloop_end}, are emitted by the loop optimizer for certain
6880 well-behaved loops with a finite number of loop iterations using
6881 information collected during strength reduction.
6883 The @samp{doloop_end} pattern describes the actual looping instruction
6884 (or the implicit looping operation) and the @samp{doloop_begin} pattern
6885 is an optional companion pattern that can be used for initialization
6886 needed for some low-overhead looping instructions.
6888 Note that some machines require the actual looping instruction to be
6889 emitted at the top of the loop (e.g., the TMS320C3x/C4x DSPs).  Emitting
6890 the true RTL for a looping instruction at the top of the loop can cause
6891 problems with flow analysis.  So instead, a dummy @code{doloop} insn is
6892 emitted at the end of the loop.  The machine dependent reorg pass checks
6893 for the presence of this @code{doloop} insn and then searches back to
6894 the top of the loop, where it inserts the true looping insn (provided
6895 there are no instructions in the loop which would cause problems).  Any
6896 additional labels can be emitted at this point.  In addition, if the
6897 desired special iteration counter register was not allocated, this
6898 machine dependent reorg pass could emit a traditional compare and jump
6899 instruction pair.
6901 The essential difference between the
6902 @samp{decrement_and_branch_until_zero} and the @samp{doloop_end}
6903 patterns is that the loop optimizer allocates an additional pseudo
6904 register for the latter as an iteration counter.  This pseudo register
6905 cannot be used within the loop (i.e., general induction variables cannot
6906 be derived from it), however, in many cases the loop induction variable
6907 may become redundant and removed by the flow pass.
6910 @end ifset
6911 @ifset INTERNALS
6912 @node Insn Canonicalizations
6913 @section Canonicalization of Instructions
6914 @cindex canonicalization of instructions
6915 @cindex insn canonicalization
6917 There are often cases where multiple RTL expressions could represent an
6918 operation performed by a single machine instruction.  This situation is
6919 most commonly encountered with logical, branch, and multiply-accumulate
6920 instructions.  In such cases, the compiler attempts to convert these
6921 multiple RTL expressions into a single canonical form to reduce the
6922 number of insn patterns required.
6924 In addition to algebraic simplifications, following canonicalizations
6925 are performed:
6927 @itemize @bullet
6928 @item
6929 For commutative and comparison operators, a constant is always made the
6930 second operand.  If a machine only supports a constant as the second
6931 operand, only patterns that match a constant in the second operand need
6932 be supplied.
6934 @item
6935 For associative operators, a sequence of operators will always chain
6936 to the left; for instance, only the left operand of an integer @code{plus}
6937 can itself be a @code{plus}.  @code{and}, @code{ior}, @code{xor},
6938 @code{plus}, @code{mult}, @code{smin}, @code{smax}, @code{umin}, and
6939 @code{umax} are associative when applied to integers, and sometimes to
6940 floating-point.
6942 @item
6943 @cindex @code{neg}, canonicalization of
6944 @cindex @code{not}, canonicalization of
6945 @cindex @code{mult}, canonicalization of
6946 @cindex @code{plus}, canonicalization of
6947 @cindex @code{minus}, canonicalization of
6948 For these operators, if only one operand is a @code{neg}, @code{not},
6949 @code{mult}, @code{plus}, or @code{minus} expression, it will be the
6950 first operand.
6952 @item
6953 In combinations of @code{neg}, @code{mult}, @code{plus}, and
6954 @code{minus}, the @code{neg} operations (if any) will be moved inside
6955 the operations as far as possible.  For instance,
6956 @code{(neg (mult A B))} is canonicalized as @code{(mult (neg A) B)}, but
6957 @code{(plus (mult (neg B) C) A)} is canonicalized as
6958 @code{(minus A (mult B C))}.
6960 @cindex @code{compare}, canonicalization of
6961 @item
6962 For the @code{compare} operator, a constant is always the second operand
6963 if the first argument is a condition code register or @code{(cc0)}.
6965 @item
6966 An operand of @code{neg}, @code{not}, @code{mult}, @code{plus}, or
6967 @code{minus} is made the first operand under the same conditions as
6968 above.
6970 @item
6971 @code{(ltu (plus @var{a} @var{b}) @var{b})} is converted to
6972 @code{(ltu (plus @var{a} @var{b}) @var{a})}. Likewise with @code{geu} instead
6973 of @code{ltu}.
6975 @item
6976 @code{(minus @var{x} (const_int @var{n}))} is converted to
6977 @code{(plus @var{x} (const_int @var{-n}))}.
6979 @item
6980 Within address computations (i.e., inside @code{mem}), a left shift is
6981 converted into the appropriate multiplication by a power of two.
6983 @cindex @code{ior}, canonicalization of
6984 @cindex @code{and}, canonicalization of
6985 @cindex De Morgan's law
6986 @item
6987 De Morgan's Law is used to move bitwise negation inside a bitwise
6988 logical-and or logical-or operation.  If this results in only one
6989 operand being a @code{not} expression, it will be the first one.
6991 A machine that has an instruction that performs a bitwise logical-and of one
6992 operand with the bitwise negation of the other should specify the pattern
6993 for that instruction as
6995 @smallexample
6996 (define_insn ""
6997   [(set (match_operand:@var{m} 0 @dots{})
6998         (and:@var{m} (not:@var{m} (match_operand:@var{m} 1 @dots{}))
6999                      (match_operand:@var{m} 2 @dots{})))]
7000   "@dots{}"
7001   "@dots{}")
7002 @end smallexample
7004 @noindent
7005 Similarly, a pattern for a ``NAND'' instruction should be written
7007 @smallexample
7008 (define_insn ""
7009   [(set (match_operand:@var{m} 0 @dots{})
7010         (ior:@var{m} (not:@var{m} (match_operand:@var{m} 1 @dots{}))
7011                      (not:@var{m} (match_operand:@var{m} 2 @dots{}))))]
7012   "@dots{}"
7013   "@dots{}")
7014 @end smallexample
7016 In both cases, it is not necessary to include patterns for the many
7017 logically equivalent RTL expressions.
7019 @cindex @code{xor}, canonicalization of
7020 @item
7021 The only possible RTL expressions involving both bitwise exclusive-or
7022 and bitwise negation are @code{(xor:@var{m} @var{x} @var{y})}
7023 and @code{(not:@var{m} (xor:@var{m} @var{x} @var{y}))}.
7025 @item
7026 The sum of three items, one of which is a constant, will only appear in
7027 the form
7029 @smallexample
7030 (plus:@var{m} (plus:@var{m} @var{x} @var{y}) @var{constant})
7031 @end smallexample
7033 @cindex @code{zero_extract}, canonicalization of
7034 @cindex @code{sign_extract}, canonicalization of
7035 @item
7036 Equality comparisons of a group of bits (usually a single bit) with zero
7037 will be written using @code{zero_extract} rather than the equivalent
7038 @code{and} or @code{sign_extract} operations.
7040 @cindex @code{mult}, canonicalization of
7041 @item
7042 @code{(sign_extend:@var{m1} (mult:@var{m2} (sign_extend:@var{m2} @var{x})
7043 (sign_extend:@var{m2} @var{y})))} is converted to @code{(mult:@var{m1}
7044 (sign_extend:@var{m1} @var{x}) (sign_extend:@var{m1} @var{y}))}, and likewise
7045 for @code{zero_extend}.
7047 @item
7048 @code{(sign_extend:@var{m1} (mult:@var{m2} (ashiftrt:@var{m2}
7049 @var{x} @var{s}) (sign_extend:@var{m2} @var{y})))} is converted
7050 to @code{(mult:@var{m1} (sign_extend:@var{m1} (ashiftrt:@var{m2}
7051 @var{x} @var{s})) (sign_extend:@var{m1} @var{y}))}, and likewise for
7052 patterns using @code{zero_extend} and @code{lshiftrt}.  If the second
7053 operand of @code{mult} is also a shift, then that is extended also.
7054 This transformation is only applied when it can be proven that the
7055 original operation had sufficient precision to prevent overflow.
7057 @end itemize
7059 Further canonicalization rules are defined in the function
7060 @code{commutative_operand_precedence} in @file{gcc/rtlanal.c}.
7062 @end ifset
7063 @ifset INTERNALS
7064 @node Expander Definitions
7065 @section Defining RTL Sequences for Code Generation
7066 @cindex expander definitions
7067 @cindex code generation RTL sequences
7068 @cindex defining RTL sequences for code generation
7070 On some target machines, some standard pattern names for RTL generation
7071 cannot be handled with single insn, but a sequence of RTL insns can
7072 represent them.  For these target machines, you can write a
7073 @code{define_expand} to specify how to generate the sequence of RTL@.
7075 @findex define_expand
7076 A @code{define_expand} is an RTL expression that looks almost like a
7077 @code{define_insn}; but, unlike the latter, a @code{define_expand} is used
7078 only for RTL generation and it can produce more than one RTL insn.
7080 A @code{define_expand} RTX has four operands:
7082 @itemize @bullet
7083 @item
7084 The name.  Each @code{define_expand} must have a name, since the only
7085 use for it is to refer to it by name.
7087 @item
7088 The RTL template.  This is a vector of RTL expressions representing
7089 a sequence of separate instructions.  Unlike @code{define_insn}, there
7090 is no implicit surrounding @code{PARALLEL}.
7092 @item
7093 The condition, a string containing a C expression.  This expression is
7094 used to express how the availability of this pattern depends on
7095 subclasses of target machine, selected by command-line options when GCC
7096 is run.  This is just like the condition of a @code{define_insn} that
7097 has a standard name.  Therefore, the condition (if present) may not
7098 depend on the data in the insn being matched, but only the
7099 target-machine-type flags.  The compiler needs to test these conditions
7100 during initialization in order to learn exactly which named instructions
7101 are available in a particular run.
7103 @item
7104 The preparation statements, a string containing zero or more C
7105 statements which are to be executed before RTL code is generated from
7106 the RTL template.
7108 Usually these statements prepare temporary registers for use as
7109 internal operands in the RTL template, but they can also generate RTL
7110 insns directly by calling routines such as @code{emit_insn}, etc.
7111 Any such insns precede the ones that come from the RTL template.
7113 @item
7114 Optionally, a vector containing the values of attributes. @xref{Insn
7115 Attributes}.
7116 @end itemize
7118 Every RTL insn emitted by a @code{define_expand} must match some
7119 @code{define_insn} in the machine description.  Otherwise, the compiler
7120 will crash when trying to generate code for the insn or trying to optimize
7123 The RTL template, in addition to controlling generation of RTL insns,
7124 also describes the operands that need to be specified when this pattern
7125 is used.  In particular, it gives a predicate for each operand.
7127 A true operand, which needs to be specified in order to generate RTL from
7128 the pattern, should be described with a @code{match_operand} in its first
7129 occurrence in the RTL template.  This enters information on the operand's
7130 predicate into the tables that record such things.  GCC uses the
7131 information to preload the operand into a register if that is required for
7132 valid RTL code.  If the operand is referred to more than once, subsequent
7133 references should use @code{match_dup}.
7135 The RTL template may also refer to internal ``operands'' which are
7136 temporary registers or labels used only within the sequence made by the
7137 @code{define_expand}.  Internal operands are substituted into the RTL
7138 template with @code{match_dup}, never with @code{match_operand}.  The
7139 values of the internal operands are not passed in as arguments by the
7140 compiler when it requests use of this pattern.  Instead, they are computed
7141 within the pattern, in the preparation statements.  These statements
7142 compute the values and store them into the appropriate elements of
7143 @code{operands} so that @code{match_dup} can find them.
7145 There are two special macros defined for use in the preparation statements:
7146 @code{DONE} and @code{FAIL}.  Use them with a following semicolon,
7147 as a statement.
7149 @table @code
7151 @findex DONE
7152 @item DONE
7153 Use the @code{DONE} macro to end RTL generation for the pattern.  The
7154 only RTL insns resulting from the pattern on this occasion will be
7155 those already emitted by explicit calls to @code{emit_insn} within the
7156 preparation statements; the RTL template will not be generated.
7158 @findex FAIL
7159 @item FAIL
7160 Make the pattern fail on this occasion.  When a pattern fails, it means
7161 that the pattern was not truly available.  The calling routines in the
7162 compiler will try other strategies for code generation using other patterns.
7164 Failure is currently supported only for binary (addition, multiplication,
7165 shifting, etc.) and bit-field (@code{extv}, @code{extzv}, and @code{insv})
7166 operations.
7167 @end table
7169 If the preparation falls through (invokes neither @code{DONE} nor
7170 @code{FAIL}), then the @code{define_expand} acts like a
7171 @code{define_insn} in that the RTL template is used to generate the
7172 insn.
7174 The RTL template is not used for matching, only for generating the
7175 initial insn list.  If the preparation statement always invokes
7176 @code{DONE} or @code{FAIL}, the RTL template may be reduced to a simple
7177 list of operands, such as this example:
7179 @smallexample
7180 @group
7181 (define_expand "addsi3"
7182   [(match_operand:SI 0 "register_operand" "")
7183    (match_operand:SI 1 "register_operand" "")
7184    (match_operand:SI 2 "register_operand" "")]
7185 @end group
7186 @group
7187   ""
7188   "
7190   handle_add (operands[0], operands[1], operands[2]);
7191   DONE;
7192 @}")
7193 @end group
7194 @end smallexample
7196 Here is an example, the definition of left-shift for the SPUR chip:
7198 @smallexample
7199 @group
7200 (define_expand "ashlsi3"
7201   [(set (match_operand:SI 0 "register_operand" "")
7202         (ashift:SI
7203 @end group
7204 @group
7205           (match_operand:SI 1 "register_operand" "")
7206           (match_operand:SI 2 "nonmemory_operand" "")))]
7207   ""
7208   "
7209 @end group
7210 @end smallexample
7212 @smallexample
7213 @group
7215   if (GET_CODE (operands[2]) != CONST_INT
7216       || (unsigned) INTVAL (operands[2]) > 3)
7217     FAIL;
7218 @}")
7219 @end group
7220 @end smallexample
7222 @noindent
7223 This example uses @code{define_expand} so that it can generate an RTL insn
7224 for shifting when the shift-count is in the supported range of 0 to 3 but
7225 fail in other cases where machine insns aren't available.  When it fails,
7226 the compiler tries another strategy using different patterns (such as, a
7227 library call).
7229 If the compiler were able to handle nontrivial condition-strings in
7230 patterns with names, then it would be possible to use a
7231 @code{define_insn} in that case.  Here is another case (zero-extension
7232 on the 68000) which makes more use of the power of @code{define_expand}:
7234 @smallexample
7235 (define_expand "zero_extendhisi2"
7236   [(set (match_operand:SI 0 "general_operand" "")
7237         (const_int 0))
7238    (set (strict_low_part
7239           (subreg:HI
7240             (match_dup 0)
7241             0))
7242         (match_operand:HI 1 "general_operand" ""))]
7243   ""
7244   "operands[1] = make_safe_from (operands[1], operands[0]);")
7245 @end smallexample
7247 @noindent
7248 @findex make_safe_from
7249 Here two RTL insns are generated, one to clear the entire output operand
7250 and the other to copy the input operand into its low half.  This sequence
7251 is incorrect if the input operand refers to [the old value of] the output
7252 operand, so the preparation statement makes sure this isn't so.  The
7253 function @code{make_safe_from} copies the @code{operands[1]} into a
7254 temporary register if it refers to @code{operands[0]}.  It does this
7255 by emitting another RTL insn.
7257 Finally, a third example shows the use of an internal operand.
7258 Zero-extension on the SPUR chip is done by @code{and}-ing the result
7259 against a halfword mask.  But this mask cannot be represented by a
7260 @code{const_int} because the constant value is too large to be legitimate
7261 on this machine.  So it must be copied into a register with
7262 @code{force_reg} and then the register used in the @code{and}.
7264 @smallexample
7265 (define_expand "zero_extendhisi2"
7266   [(set (match_operand:SI 0 "register_operand" "")
7267         (and:SI (subreg:SI
7268                   (match_operand:HI 1 "register_operand" "")
7269                   0)
7270                 (match_dup 2)))]
7271   ""
7272   "operands[2]
7273      = force_reg (SImode, GEN_INT (65535)); ")
7274 @end smallexample
7276 @emph{Note:} If the @code{define_expand} is used to serve a
7277 standard binary or unary arithmetic operation or a bit-field operation,
7278 then the last insn it generates must not be a @code{code_label},
7279 @code{barrier} or @code{note}.  It must be an @code{insn},
7280 @code{jump_insn} or @code{call_insn}.  If you don't need a real insn
7281 at the end, emit an insn to copy the result of the operation into
7282 itself.  Such an insn will generate no code, but it can avoid problems
7283 in the compiler.
7285 @end ifset
7286 @ifset INTERNALS
7287 @node Insn Splitting
7288 @section Defining How to Split Instructions
7289 @cindex insn splitting
7290 @cindex instruction splitting
7291 @cindex splitting instructions
7293 There are two cases where you should specify how to split a pattern
7294 into multiple insns.  On machines that have instructions requiring
7295 delay slots (@pxref{Delay Slots}) or that have instructions whose
7296 output is not available for multiple cycles (@pxref{Processor pipeline
7297 description}), the compiler phases that optimize these cases need to
7298 be able to move insns into one-instruction delay slots.  However, some
7299 insns may generate more than one machine instruction.  These insns
7300 cannot be placed into a delay slot.
7302 Often you can rewrite the single insn as a list of individual insns,
7303 each corresponding to one machine instruction.  The disadvantage of
7304 doing so is that it will cause the compilation to be slower and require
7305 more space.  If the resulting insns are too complex, it may also
7306 suppress some optimizations.  The compiler splits the insn if there is a
7307 reason to believe that it might improve instruction or delay slot
7308 scheduling.
7310 The insn combiner phase also splits putative insns.  If three insns are
7311 merged into one insn with a complex expression that cannot be matched by
7312 some @code{define_insn} pattern, the combiner phase attempts to split
7313 the complex pattern into two insns that are recognized.  Usually it can
7314 break the complex pattern into two patterns by splitting out some
7315 subexpression.  However, in some other cases, such as performing an
7316 addition of a large constant in two insns on a RISC machine, the way to
7317 split the addition into two insns is machine-dependent.
7319 @findex define_split
7320 The @code{define_split} definition tells the compiler how to split a
7321 complex insn into several simpler insns.  It looks like this:
7323 @smallexample
7324 (define_split
7325   [@var{insn-pattern}]
7326   "@var{condition}"
7327   [@var{new-insn-pattern-1}
7328    @var{new-insn-pattern-2}
7329    @dots{}]
7330   "@var{preparation-statements}")
7331 @end smallexample
7333 @var{insn-pattern} is a pattern that needs to be split and
7334 @var{condition} is the final condition to be tested, as in a
7335 @code{define_insn}.  When an insn matching @var{insn-pattern} and
7336 satisfying @var{condition} is found, it is replaced in the insn list
7337 with the insns given by @var{new-insn-pattern-1},
7338 @var{new-insn-pattern-2}, etc.
7340 The @var{preparation-statements} are similar to those statements that
7341 are specified for @code{define_expand} (@pxref{Expander Definitions})
7342 and are executed before the new RTL is generated to prepare for the
7343 generated code or emit some insns whose pattern is not fixed.  Unlike
7344 those in @code{define_expand}, however, these statements must not
7345 generate any new pseudo-registers.  Once reload has completed, they also
7346 must not allocate any space in the stack frame.
7348 Patterns are matched against @var{insn-pattern} in two different
7349 circumstances.  If an insn needs to be split for delay slot scheduling
7350 or insn scheduling, the insn is already known to be valid, which means
7351 that it must have been matched by some @code{define_insn} and, if
7352 @code{reload_completed} is nonzero, is known to satisfy the constraints
7353 of that @code{define_insn}.  In that case, the new insn patterns must
7354 also be insns that are matched by some @code{define_insn} and, if
7355 @code{reload_completed} is nonzero, must also satisfy the constraints
7356 of those definitions.
7358 As an example of this usage of @code{define_split}, consider the following
7359 example from @file{a29k.md}, which splits a @code{sign_extend} from
7360 @code{HImode} to @code{SImode} into a pair of shift insns:
7362 @smallexample
7363 (define_split
7364   [(set (match_operand:SI 0 "gen_reg_operand" "")
7365         (sign_extend:SI (match_operand:HI 1 "gen_reg_operand" "")))]
7366   ""
7367   [(set (match_dup 0)
7368         (ashift:SI (match_dup 1)
7369                    (const_int 16)))
7370    (set (match_dup 0)
7371         (ashiftrt:SI (match_dup 0)
7372                      (const_int 16)))]
7373   "
7374 @{ operands[1] = gen_lowpart (SImode, operands[1]); @}")
7375 @end smallexample
7377 When the combiner phase tries to split an insn pattern, it is always the
7378 case that the pattern is @emph{not} matched by any @code{define_insn}.
7379 The combiner pass first tries to split a single @code{set} expression
7380 and then the same @code{set} expression inside a @code{parallel}, but
7381 followed by a @code{clobber} of a pseudo-reg to use as a scratch
7382 register.  In these cases, the combiner expects exactly two new insn
7383 patterns to be generated.  It will verify that these patterns match some
7384 @code{define_insn} definitions, so you need not do this test in the
7385 @code{define_split} (of course, there is no point in writing a
7386 @code{define_split} that will never produce insns that match).
7388 Here is an example of this use of @code{define_split}, taken from
7389 @file{rs6000.md}:
7391 @smallexample
7392 (define_split
7393   [(set (match_operand:SI 0 "gen_reg_operand" "")
7394         (plus:SI (match_operand:SI 1 "gen_reg_operand" "")
7395                  (match_operand:SI 2 "non_add_cint_operand" "")))]
7396   ""
7397   [(set (match_dup 0) (plus:SI (match_dup 1) (match_dup 3)))
7398    (set (match_dup 0) (plus:SI (match_dup 0) (match_dup 4)))]
7401   int low = INTVAL (operands[2]) & 0xffff;
7402   int high = (unsigned) INTVAL (operands[2]) >> 16;
7404   if (low & 0x8000)
7405     high++, low |= 0xffff0000;
7407   operands[3] = GEN_INT (high << 16);
7408   operands[4] = GEN_INT (low);
7409 @}")
7410 @end smallexample
7412 Here the predicate @code{non_add_cint_operand} matches any
7413 @code{const_int} that is @emph{not} a valid operand of a single add
7414 insn.  The add with the smaller displacement is written so that it
7415 can be substituted into the address of a subsequent operation.
7417 An example that uses a scratch register, from the same file, generates
7418 an equality comparison of a register and a large constant:
7420 @smallexample
7421 (define_split
7422   [(set (match_operand:CC 0 "cc_reg_operand" "")
7423         (compare:CC (match_operand:SI 1 "gen_reg_operand" "")
7424                     (match_operand:SI 2 "non_short_cint_operand" "")))
7425    (clobber (match_operand:SI 3 "gen_reg_operand" ""))]
7426   "find_single_use (operands[0], insn, 0)
7427    && (GET_CODE (*find_single_use (operands[0], insn, 0)) == EQ
7428        || GET_CODE (*find_single_use (operands[0], insn, 0)) == NE)"
7429   [(set (match_dup 3) (xor:SI (match_dup 1) (match_dup 4)))
7430    (set (match_dup 0) (compare:CC (match_dup 3) (match_dup 5)))]
7431   "
7433   /* @r{Get the constant we are comparing against, C, and see what it
7434      looks like sign-extended to 16 bits.  Then see what constant
7435      could be XOR'ed with C to get the sign-extended value.}  */
7437   int c = INTVAL (operands[2]);
7438   int sextc = (c << 16) >> 16;
7439   int xorv = c ^ sextc;
7441   operands[4] = GEN_INT (xorv);
7442   operands[5] = GEN_INT (sextc);
7443 @}")
7444 @end smallexample
7446 To avoid confusion, don't write a single @code{define_split} that
7447 accepts some insns that match some @code{define_insn} as well as some
7448 insns that don't.  Instead, write two separate @code{define_split}
7449 definitions, one for the insns that are valid and one for the insns that
7450 are not valid.
7452 The splitter is allowed to split jump instructions into sequence of
7453 jumps or create new jumps in while splitting non-jump instructions.  As
7454 the central flowgraph and branch prediction information needs to be updated,
7455 several restriction apply.
7457 Splitting of jump instruction into sequence that over by another jump
7458 instruction is always valid, as compiler expect identical behavior of new
7459 jump.  When new sequence contains multiple jump instructions or new labels,
7460 more assistance is needed.  Splitter is required to create only unconditional
7461 jumps, or simple conditional jump instructions.  Additionally it must attach a
7462 @code{REG_BR_PROB} note to each conditional jump.  A global variable
7463 @code{split_branch_probability} holds the probability of the original branch in case
7464 it was a simple conditional jump, @minus{}1 otherwise.  To simplify
7465 recomputing of edge frequencies, the new sequence is required to have only
7466 forward jumps to the newly created labels.
7468 @findex define_insn_and_split
7469 For the common case where the pattern of a define_split exactly matches the
7470 pattern of a define_insn, use @code{define_insn_and_split}.  It looks like
7471 this:
7473 @smallexample
7474 (define_insn_and_split
7475   [@var{insn-pattern}]
7476   "@var{condition}"
7477   "@var{output-template}"
7478   "@var{split-condition}"
7479   [@var{new-insn-pattern-1}
7480    @var{new-insn-pattern-2}
7481    @dots{}]
7482   "@var{preparation-statements}"
7483   [@var{insn-attributes}])
7485 @end smallexample
7487 @var{insn-pattern}, @var{condition}, @var{output-template}, and
7488 @var{insn-attributes} are used as in @code{define_insn}.  The
7489 @var{new-insn-pattern} vector and the @var{preparation-statements} are used as
7490 in a @code{define_split}.  The @var{split-condition} is also used as in
7491 @code{define_split}, with the additional behavior that if the condition starts
7492 with @samp{&&}, the condition used for the split will be the constructed as a
7493 logical ``and'' of the split condition with the insn condition.  For example,
7494 from i386.md:
7496 @smallexample
7497 (define_insn_and_split "zero_extendhisi2_and"
7498   [(set (match_operand:SI 0 "register_operand" "=r")
7499      (zero_extend:SI (match_operand:HI 1 "register_operand" "0")))
7500    (clobber (reg:CC 17))]
7501   "TARGET_ZERO_EXTEND_WITH_AND && !optimize_size"
7502   "#"
7503   "&& reload_completed"
7504   [(parallel [(set (match_dup 0)
7505                    (and:SI (match_dup 0) (const_int 65535)))
7506               (clobber (reg:CC 17))])]
7507   ""
7508   [(set_attr "type" "alu1")])
7510 @end smallexample
7512 In this case, the actual split condition will be
7513 @samp{TARGET_ZERO_EXTEND_WITH_AND && !optimize_size && reload_completed}.
7515 The @code{define_insn_and_split} construction provides exactly the same
7516 functionality as two separate @code{define_insn} and @code{define_split}
7517 patterns.  It exists for compactness, and as a maintenance tool to prevent
7518 having to ensure the two patterns' templates match.
7520 @end ifset
7521 @ifset INTERNALS
7522 @node Including Patterns
7523 @section Including Patterns in Machine Descriptions.
7524 @cindex insn includes
7526 @findex include
7527 The @code{include} pattern tells the compiler tools where to
7528 look for patterns that are in files other than in the file
7529 @file{.md}.  This is used only at build time and there is no preprocessing allowed.
7531 It looks like:
7533 @smallexample
7535 (include
7536   @var{pathname})
7537 @end smallexample
7539 For example:
7541 @smallexample
7543 (include "filestuff")
7545 @end smallexample
7547 Where @var{pathname} is a string that specifies the location of the file,
7548 specifies the include file to be in @file{gcc/config/target/filestuff}.  The
7549 directory @file{gcc/config/target} is regarded as the default directory.
7552 Machine descriptions may be split up into smaller more manageable subsections
7553 and placed into subdirectories.
7555 By specifying:
7557 @smallexample
7559 (include "BOGUS/filestuff")
7561 @end smallexample
7563 the include file is specified to be in @file{gcc/config/@var{target}/BOGUS/filestuff}.
7565 Specifying an absolute path for the include file such as;
7566 @smallexample
7568 (include "/u2/BOGUS/filestuff")
7570 @end smallexample
7571 is permitted but is not encouraged.
7573 @subsection RTL Generation Tool Options for Directory Search
7574 @cindex directory options .md
7575 @cindex options, directory search
7576 @cindex search options
7578 The @option{-I@var{dir}} option specifies directories to search for machine descriptions.
7579 For example:
7581 @smallexample
7583 genrecog -I/p1/abc/proc1 -I/p2/abcd/pro2 target.md
7585 @end smallexample
7588 Add the directory @var{dir} to the head of the list of directories to be
7589 searched for header files.  This can be used to override a system machine definition
7590 file, substituting your own version, since these directories are
7591 searched before the default machine description file directories.  If you use more than
7592 one @option{-I} option, the directories are scanned in left-to-right
7593 order; the standard default directory come after.
7596 @end ifset
7597 @ifset INTERNALS
7598 @node Peephole Definitions
7599 @section Machine-Specific Peephole Optimizers
7600 @cindex peephole optimizer definitions
7601 @cindex defining peephole optimizers
7603 In addition to instruction patterns the @file{md} file may contain
7604 definitions of machine-specific peephole optimizations.
7606 The combiner does not notice certain peephole optimizations when the data
7607 flow in the program does not suggest that it should try them.  For example,
7608 sometimes two consecutive insns related in purpose can be combined even
7609 though the second one does not appear to use a register computed in the
7610 first one.  A machine-specific peephole optimizer can detect such
7611 opportunities.
7613 There are two forms of peephole definitions that may be used.  The
7614 original @code{define_peephole} is run at assembly output time to
7615 match insns and substitute assembly text.  Use of @code{define_peephole}
7616 is deprecated.
7618 A newer @code{define_peephole2} matches insns and substitutes new
7619 insns.  The @code{peephole2} pass is run after register allocation
7620 but before scheduling, which may result in much better code for
7621 targets that do scheduling.
7623 @menu
7624 * define_peephole::     RTL to Text Peephole Optimizers
7625 * define_peephole2::    RTL to RTL Peephole Optimizers
7626 @end menu
7628 @end ifset
7629 @ifset INTERNALS
7630 @node define_peephole
7631 @subsection RTL to Text Peephole Optimizers
7632 @findex define_peephole
7634 @need 1000
7635 A definition looks like this:
7637 @smallexample
7638 (define_peephole
7639   [@var{insn-pattern-1}
7640    @var{insn-pattern-2}
7641    @dots{}]
7642   "@var{condition}"
7643   "@var{template}"
7644   "@var{optional-insn-attributes}")
7645 @end smallexample
7647 @noindent
7648 The last string operand may be omitted if you are not using any
7649 machine-specific information in this machine description.  If present,
7650 it must obey the same rules as in a @code{define_insn}.
7652 In this skeleton, @var{insn-pattern-1} and so on are patterns to match
7653 consecutive insns.  The optimization applies to a sequence of insns when
7654 @var{insn-pattern-1} matches the first one, @var{insn-pattern-2} matches
7655 the next, and so on.
7657 Each of the insns matched by a peephole must also match a
7658 @code{define_insn}.  Peepholes are checked only at the last stage just
7659 before code generation, and only optionally.  Therefore, any insn which
7660 would match a peephole but no @code{define_insn} will cause a crash in code
7661 generation in an unoptimized compilation, or at various optimization
7662 stages.
7664 The operands of the insns are matched with @code{match_operands},
7665 @code{match_operator}, and @code{match_dup}, as usual.  What is not
7666 usual is that the operand numbers apply to all the insn patterns in the
7667 definition.  So, you can check for identical operands in two insns by
7668 using @code{match_operand} in one insn and @code{match_dup} in the
7669 other.
7671 The operand constraints used in @code{match_operand} patterns do not have
7672 any direct effect on the applicability of the peephole, but they will
7673 be validated afterward, so make sure your constraints are general enough
7674 to apply whenever the peephole matches.  If the peephole matches
7675 but the constraints are not satisfied, the compiler will crash.
7677 It is safe to omit constraints in all the operands of the peephole; or
7678 you can write constraints which serve as a double-check on the criteria
7679 previously tested.
7681 Once a sequence of insns matches the patterns, the @var{condition} is
7682 checked.  This is a C expression which makes the final decision whether to
7683 perform the optimization (we do so if the expression is nonzero).  If
7684 @var{condition} is omitted (in other words, the string is empty) then the
7685 optimization is applied to every sequence of insns that matches the
7686 patterns.
7688 The defined peephole optimizations are applied after register allocation
7689 is complete.  Therefore, the peephole definition can check which
7690 operands have ended up in which kinds of registers, just by looking at
7691 the operands.
7693 @findex prev_active_insn
7694 The way to refer to the operands in @var{condition} is to write
7695 @code{operands[@var{i}]} for operand number @var{i} (as matched by
7696 @code{(match_operand @var{i} @dots{})}).  Use the variable @code{insn}
7697 to refer to the last of the insns being matched; use
7698 @code{prev_active_insn} to find the preceding insns.
7700 @findex dead_or_set_p
7701 When optimizing computations with intermediate results, you can use
7702 @var{condition} to match only when the intermediate results are not used
7703 elsewhere.  Use the C expression @code{dead_or_set_p (@var{insn},
7704 @var{op})}, where @var{insn} is the insn in which you expect the value
7705 to be used for the last time (from the value of @code{insn}, together
7706 with use of @code{prev_nonnote_insn}), and @var{op} is the intermediate
7707 value (from @code{operands[@var{i}]}).
7709 Applying the optimization means replacing the sequence of insns with one
7710 new insn.  The @var{template} controls ultimate output of assembler code
7711 for this combined insn.  It works exactly like the template of a
7712 @code{define_insn}.  Operand numbers in this template are the same ones
7713 used in matching the original sequence of insns.
7715 The result of a defined peephole optimizer does not need to match any of
7716 the insn patterns in the machine description; it does not even have an
7717 opportunity to match them.  The peephole optimizer definition itself serves
7718 as the insn pattern to control how the insn is output.
7720 Defined peephole optimizers are run as assembler code is being output,
7721 so the insns they produce are never combined or rearranged in any way.
7723 Here is an example, taken from the 68000 machine description:
7725 @smallexample
7726 (define_peephole
7727   [(set (reg:SI 15) (plus:SI (reg:SI 15) (const_int 4)))
7728    (set (match_operand:DF 0 "register_operand" "=f")
7729         (match_operand:DF 1 "register_operand" "ad"))]
7730   "FP_REG_P (operands[0]) && ! FP_REG_P (operands[1])"
7732   rtx xoperands[2];
7733   xoperands[1] = gen_rtx_REG (SImode, REGNO (operands[1]) + 1);
7734 #ifdef MOTOROLA
7735   output_asm_insn ("move.l %1,(sp)", xoperands);
7736   output_asm_insn ("move.l %1,-(sp)", operands);
7737   return "fmove.d (sp)+,%0";
7738 #else
7739   output_asm_insn ("movel %1,sp@@", xoperands);
7740   output_asm_insn ("movel %1,sp@@-", operands);
7741   return "fmoved sp@@+,%0";
7742 #endif
7744 @end smallexample
7746 @need 1000
7747 The effect of this optimization is to change
7749 @smallexample
7750 @group
7751 jbsr _foobar
7752 addql #4,sp
7753 movel d1,sp@@-
7754 movel d0,sp@@-
7755 fmoved sp@@+,fp0
7756 @end group
7757 @end smallexample
7759 @noindent
7760 into
7762 @smallexample
7763 @group
7764 jbsr _foobar
7765 movel d1,sp@@
7766 movel d0,sp@@-
7767 fmoved sp@@+,fp0
7768 @end group
7769 @end smallexample
7771 @ignore
7772 @findex CC_REVERSED
7773 If a peephole matches a sequence including one or more jump insns, you must
7774 take account of the flags such as @code{CC_REVERSED} which specify that the
7775 condition codes are represented in an unusual manner.  The compiler
7776 automatically alters any ordinary conditional jumps which occur in such
7777 situations, but the compiler cannot alter jumps which have been replaced by
7778 peephole optimizations.  So it is up to you to alter the assembler code
7779 that the peephole produces.  Supply C code to write the assembler output,
7780 and in this C code check the condition code status flags and change the
7781 assembler code as appropriate.
7782 @end ignore
7784 @var{insn-pattern-1} and so on look @emph{almost} like the second
7785 operand of @code{define_insn}.  There is one important difference: the
7786 second operand of @code{define_insn} consists of one or more RTX's
7787 enclosed in square brackets.  Usually, there is only one: then the same
7788 action can be written as an element of a @code{define_peephole}.  But
7789 when there are multiple actions in a @code{define_insn}, they are
7790 implicitly enclosed in a @code{parallel}.  Then you must explicitly
7791 write the @code{parallel}, and the square brackets within it, in the
7792 @code{define_peephole}.  Thus, if an insn pattern looks like this,
7794 @smallexample
7795 (define_insn "divmodsi4"
7796   [(set (match_operand:SI 0 "general_operand" "=d")
7797         (div:SI (match_operand:SI 1 "general_operand" "0")
7798                 (match_operand:SI 2 "general_operand" "dmsK")))
7799    (set (match_operand:SI 3 "general_operand" "=d")
7800         (mod:SI (match_dup 1) (match_dup 2)))]
7801   "TARGET_68020"
7802   "divsl%.l %2,%3:%0")
7803 @end smallexample
7805 @noindent
7806 then the way to mention this insn in a peephole is as follows:
7808 @smallexample
7809 (define_peephole
7810   [@dots{}
7811    (parallel
7812     [(set (match_operand:SI 0 "general_operand" "=d")
7813           (div:SI (match_operand:SI 1 "general_operand" "0")
7814                   (match_operand:SI 2 "general_operand" "dmsK")))
7815      (set (match_operand:SI 3 "general_operand" "=d")
7816           (mod:SI (match_dup 1) (match_dup 2)))])
7817    @dots{}]
7818   @dots{})
7819 @end smallexample
7821 @end ifset
7822 @ifset INTERNALS
7823 @node define_peephole2
7824 @subsection RTL to RTL Peephole Optimizers
7825 @findex define_peephole2
7827 The @code{define_peephole2} definition tells the compiler how to
7828 substitute one sequence of instructions for another sequence,
7829 what additional scratch registers may be needed and what their
7830 lifetimes must be.
7832 @smallexample
7833 (define_peephole2
7834   [@var{insn-pattern-1}
7835    @var{insn-pattern-2}
7836    @dots{}]
7837   "@var{condition}"
7838   [@var{new-insn-pattern-1}
7839    @var{new-insn-pattern-2}
7840    @dots{}]
7841   "@var{preparation-statements}")
7842 @end smallexample
7844 The definition is almost identical to @code{define_split}
7845 (@pxref{Insn Splitting}) except that the pattern to match is not a
7846 single instruction, but a sequence of instructions.
7848 It is possible to request additional scratch registers for use in the
7849 output template.  If appropriate registers are not free, the pattern
7850 will simply not match.
7852 @findex match_scratch
7853 @findex match_dup
7854 Scratch registers are requested with a @code{match_scratch} pattern at
7855 the top level of the input pattern.  The allocated register (initially) will
7856 be dead at the point requested within the original sequence.  If the scratch
7857 is used at more than a single point, a @code{match_dup} pattern at the
7858 top level of the input pattern marks the last position in the input sequence
7859 at which the register must be available.
7861 Here is an example from the IA-32 machine description:
7863 @smallexample
7864 (define_peephole2
7865   [(match_scratch:SI 2 "r")
7866    (parallel [(set (match_operand:SI 0 "register_operand" "")
7867                    (match_operator:SI 3 "arith_or_logical_operator"
7868                      [(match_dup 0)
7869                       (match_operand:SI 1 "memory_operand" "")]))
7870               (clobber (reg:CC 17))])]
7871   "! optimize_size && ! TARGET_READ_MODIFY"
7872   [(set (match_dup 2) (match_dup 1))
7873    (parallel [(set (match_dup 0)
7874                    (match_op_dup 3 [(match_dup 0) (match_dup 2)]))
7875               (clobber (reg:CC 17))])]
7876   "")
7877 @end smallexample
7879 @noindent
7880 This pattern tries to split a load from its use in the hopes that we'll be
7881 able to schedule around the memory load latency.  It allocates a single
7882 @code{SImode} register of class @code{GENERAL_REGS} (@code{"r"}) that needs
7883 to be live only at the point just before the arithmetic.
7885 A real example requiring extended scratch lifetimes is harder to come by,
7886 so here's a silly made-up example:
7888 @smallexample
7889 (define_peephole2
7890   [(match_scratch:SI 4 "r")
7891    (set (match_operand:SI 0 "" "") (match_operand:SI 1 "" ""))
7892    (set (match_operand:SI 2 "" "") (match_dup 1))
7893    (match_dup 4)
7894    (set (match_operand:SI 3 "" "") (match_dup 1))]
7895   "/* @r{determine 1 does not overlap 0 and 2} */"
7896   [(set (match_dup 4) (match_dup 1))
7897    (set (match_dup 0) (match_dup 4))
7898    (set (match_dup 2) (match_dup 4))
7899    (set (match_dup 3) (match_dup 4))]
7900   "")
7901 @end smallexample
7903 @noindent
7904 If we had not added the @code{(match_dup 4)} in the middle of the input
7905 sequence, it might have been the case that the register we chose at the
7906 beginning of the sequence is killed by the first or second @code{set}.
7908 @end ifset
7909 @ifset INTERNALS
7910 @node Insn Attributes
7911 @section Instruction Attributes
7912 @cindex insn attributes
7913 @cindex instruction attributes
7915 In addition to describing the instruction supported by the target machine,
7916 the @file{md} file also defines a group of @dfn{attributes} and a set of
7917 values for each.  Every generated insn is assigned a value for each attribute.
7918 One possible attribute would be the effect that the insn has on the machine's
7919 condition code.  This attribute can then be used by @code{NOTICE_UPDATE_CC}
7920 to track the condition codes.
7922 @menu
7923 * Defining Attributes:: Specifying attributes and their values.
7924 * Expressions::         Valid expressions for attribute values.
7925 * Tagging Insns::       Assigning attribute values to insns.
7926 * Attr Example::        An example of assigning attributes.
7927 * Insn Lengths::        Computing the length of insns.
7928 * Constant Attributes:: Defining attributes that are constant.
7929 * Mnemonic Attribute::  Obtain the instruction mnemonic as attribute value.
7930 * Delay Slots::         Defining delay slots required for a machine.
7931 * Processor pipeline description:: Specifying information for insn scheduling.
7932 @end menu
7934 @end ifset
7935 @ifset INTERNALS
7936 @node Defining Attributes
7937 @subsection Defining Attributes and their Values
7938 @cindex defining attributes and their values
7939 @cindex attributes, defining
7941 @findex define_attr
7942 The @code{define_attr} expression is used to define each attribute required
7943 by the target machine.  It looks like:
7945 @smallexample
7946 (define_attr @var{name} @var{list-of-values} @var{default})
7947 @end smallexample
7949 @var{name} is a string specifying the name of the attribute being
7950 defined.  Some attributes are used in a special way by the rest of the
7951 compiler. The @code{enabled} attribute can be used to conditionally
7952 enable or disable insn alternatives (@pxref{Disable Insn
7953 Alternatives}). The @code{predicable} attribute, together with a
7954 suitable @code{define_cond_exec} (@pxref{Conditional Execution}), can
7955 be used to automatically generate conditional variants of instruction
7956 patterns. The @code{mnemonic} attribute can be used to check for the
7957 instruction mnemonic (@pxref{Mnemonic Attribute}).  The compiler
7958 internally uses the names @code{ce_enabled} and @code{nonce_enabled},
7959 so they should not be used elsewhere as alternative names.
7961 @var{list-of-values} is either a string that specifies a comma-separated
7962 list of values that can be assigned to the attribute, or a null string to
7963 indicate that the attribute takes numeric values.
7965 @var{default} is an attribute expression that gives the value of this
7966 attribute for insns that match patterns whose definition does not include
7967 an explicit value for this attribute.  @xref{Attr Example}, for more
7968 information on the handling of defaults.  @xref{Constant Attributes},
7969 for information on attributes that do not depend on any particular insn.
7971 @findex insn-attr.h
7972 For each defined attribute, a number of definitions are written to the
7973 @file{insn-attr.h} file.  For cases where an explicit set of values is
7974 specified for an attribute, the following are defined:
7976 @itemize @bullet
7977 @item
7978 A @samp{#define} is written for the symbol @samp{HAVE_ATTR_@var{name}}.
7980 @item
7981 An enumerated class is defined for @samp{attr_@var{name}} with
7982 elements of the form @samp{@var{upper-name}_@var{upper-value}} where
7983 the attribute name and value are first converted to uppercase.
7985 @item
7986 A function @samp{get_attr_@var{name}} is defined that is passed an insn and
7987 returns the attribute value for that insn.
7988 @end itemize
7990 For example, if the following is present in the @file{md} file:
7992 @smallexample
7993 (define_attr "type" "branch,fp,load,store,arith" @dots{})
7994 @end smallexample
7996 @noindent
7997 the following lines will be written to the file @file{insn-attr.h}.
7999 @smallexample
8000 #define HAVE_ATTR_type 1
8001 enum attr_type @{TYPE_BRANCH, TYPE_FP, TYPE_LOAD,
8002                  TYPE_STORE, TYPE_ARITH@};
8003 extern enum attr_type get_attr_type ();
8004 @end smallexample
8006 If the attribute takes numeric values, no @code{enum} type will be
8007 defined and the function to obtain the attribute's value will return
8008 @code{int}.
8010 There are attributes which are tied to a specific meaning.  These
8011 attributes are not free to use for other purposes:
8013 @table @code
8014 @item length
8015 The @code{length} attribute is used to calculate the length of emitted
8016 code chunks.  This is especially important when verifying branch
8017 distances. @xref{Insn Lengths}.
8019 @item enabled
8020 The @code{enabled} attribute can be defined to prevent certain
8021 alternatives of an insn definition from being used during code
8022 generation. @xref{Disable Insn Alternatives}.
8024 @item mnemonic
8025 The @code{mnemonic} attribute can be defined to implement instruction
8026 specific checks in e.g. the pipeline description.
8027 @xref{Mnemonic Attribute}.
8028 @end table
8030 For each of these special attributes, the corresponding
8031 @samp{HAVE_ATTR_@var{name}} @samp{#define} is also written when the
8032 attribute is not defined; in that case, it is defined as @samp{0}.
8034 @findex define_enum_attr
8035 @anchor{define_enum_attr}
8036 Another way of defining an attribute is to use:
8038 @smallexample
8039 (define_enum_attr "@var{attr}" "@var{enum}" @var{default})
8040 @end smallexample
8042 This works in just the same way as @code{define_attr}, except that
8043 the list of values is taken from a separate enumeration called
8044 @var{enum} (@pxref{define_enum}).  This form allows you to use
8045 the same list of values for several attributes without having to
8046 repeat the list each time.  For example:
8048 @smallexample
8049 (define_enum "processor" [
8050   model_a
8051   model_b
8052   @dots{}
8054 (define_enum_attr "arch" "processor"
8055   (const (symbol_ref "target_arch")))
8056 (define_enum_attr "tune" "processor"
8057   (const (symbol_ref "target_tune")))
8058 @end smallexample
8060 defines the same attributes as:
8062 @smallexample
8063 (define_attr "arch" "model_a,model_b,@dots{}"
8064   (const (symbol_ref "target_arch")))
8065 (define_attr "tune" "model_a,model_b,@dots{}"
8066   (const (symbol_ref "target_tune")))
8067 @end smallexample
8069 but without duplicating the processor list.  The second example defines two
8070 separate C enums (@code{attr_arch} and @code{attr_tune}) whereas the first
8071 defines a single C enum (@code{processor}).
8072 @end ifset
8073 @ifset INTERNALS
8074 @node Expressions
8075 @subsection Attribute Expressions
8076 @cindex attribute expressions
8078 RTL expressions used to define attributes use the codes described above
8079 plus a few specific to attribute definitions, to be discussed below.
8080 Attribute value expressions must have one of the following forms:
8082 @table @code
8083 @cindex @code{const_int} and attributes
8084 @item (const_int @var{i})
8085 The integer @var{i} specifies the value of a numeric attribute.  @var{i}
8086 must be non-negative.
8088 The value of a numeric attribute can be specified either with a
8089 @code{const_int}, or as an integer represented as a string in
8090 @code{const_string}, @code{eq_attr} (see below), @code{attr},
8091 @code{symbol_ref}, simple arithmetic expressions, and @code{set_attr}
8092 overrides on specific instructions (@pxref{Tagging Insns}).
8094 @cindex @code{const_string} and attributes
8095 @item (const_string @var{value})
8096 The string @var{value} specifies a constant attribute value.
8097 If @var{value} is specified as @samp{"*"}, it means that the default value of
8098 the attribute is to be used for the insn containing this expression.
8099 @samp{"*"} obviously cannot be used in the @var{default} expression
8100 of a @code{define_attr}.
8102 If the attribute whose value is being specified is numeric, @var{value}
8103 must be a string containing a non-negative integer (normally
8104 @code{const_int} would be used in this case).  Otherwise, it must
8105 contain one of the valid values for the attribute.
8107 @cindex @code{if_then_else} and attributes
8108 @item (if_then_else @var{test} @var{true-value} @var{false-value})
8109 @var{test} specifies an attribute test, whose format is defined below.
8110 The value of this expression is @var{true-value} if @var{test} is true,
8111 otherwise it is @var{false-value}.
8113 @cindex @code{cond} and attributes
8114 @item (cond [@var{test1} @var{value1} @dots{}] @var{default})
8115 The first operand of this expression is a vector containing an even
8116 number of expressions and consisting of pairs of @var{test} and @var{value}
8117 expressions.  The value of the @code{cond} expression is that of the
8118 @var{value} corresponding to the first true @var{test} expression.  If
8119 none of the @var{test} expressions are true, the value of the @code{cond}
8120 expression is that of the @var{default} expression.
8121 @end table
8123 @var{test} expressions can have one of the following forms:
8125 @table @code
8126 @cindex @code{const_int} and attribute tests
8127 @item (const_int @var{i})
8128 This test is true if @var{i} is nonzero and false otherwise.
8130 @cindex @code{not} and attributes
8131 @cindex @code{ior} and attributes
8132 @cindex @code{and} and attributes
8133 @item (not @var{test})
8134 @itemx (ior @var{test1} @var{test2})
8135 @itemx (and @var{test1} @var{test2})
8136 These tests are true if the indicated logical function is true.
8138 @cindex @code{match_operand} and attributes
8139 @item (match_operand:@var{m} @var{n} @var{pred} @var{constraints})
8140 This test is true if operand @var{n} of the insn whose attribute value
8141 is being determined has mode @var{m} (this part of the test is ignored
8142 if @var{m} is @code{VOIDmode}) and the function specified by the string
8143 @var{pred} returns a nonzero value when passed operand @var{n} and mode
8144 @var{m} (this part of the test is ignored if @var{pred} is the null
8145 string).
8147 The @var{constraints} operand is ignored and should be the null string.
8149 @cindex @code{match_test} and attributes
8150 @item (match_test @var{c-expr})
8151 The test is true if C expression @var{c-expr} is true.  In non-constant
8152 attributes, @var{c-expr} has access to the following variables:
8154 @table @var
8155 @item insn
8156 The rtl instruction under test.
8157 @item which_alternative
8158 The @code{define_insn} alternative that @var{insn} matches.
8159 @xref{Output Statement}.
8160 @item operands
8161 An array of @var{insn}'s rtl operands.
8162 @end table
8164 @var{c-expr} behaves like the condition in a C @code{if} statement,
8165 so there is no need to explicitly convert the expression into a boolean
8166 0 or 1 value.  For example, the following two tests are equivalent:
8168 @smallexample
8169 (match_test "x & 2")
8170 (match_test "(x & 2) != 0")
8171 @end smallexample
8173 @cindex @code{le} and attributes
8174 @cindex @code{leu} and attributes
8175 @cindex @code{lt} and attributes
8176 @cindex @code{gt} and attributes
8177 @cindex @code{gtu} and attributes
8178 @cindex @code{ge} and attributes
8179 @cindex @code{geu} and attributes
8180 @cindex @code{ne} and attributes
8181 @cindex @code{eq} and attributes
8182 @cindex @code{plus} and attributes
8183 @cindex @code{minus} and attributes
8184 @cindex @code{mult} and attributes
8185 @cindex @code{div} and attributes
8186 @cindex @code{mod} and attributes
8187 @cindex @code{abs} and attributes
8188 @cindex @code{neg} and attributes
8189 @cindex @code{ashift} and attributes
8190 @cindex @code{lshiftrt} and attributes
8191 @cindex @code{ashiftrt} and attributes
8192 @item (le @var{arith1} @var{arith2})
8193 @itemx (leu @var{arith1} @var{arith2})
8194 @itemx (lt @var{arith1} @var{arith2})
8195 @itemx (ltu @var{arith1} @var{arith2})
8196 @itemx (gt @var{arith1} @var{arith2})
8197 @itemx (gtu @var{arith1} @var{arith2})
8198 @itemx (ge @var{arith1} @var{arith2})
8199 @itemx (geu @var{arith1} @var{arith2})
8200 @itemx (ne @var{arith1} @var{arith2})
8201 @itemx (eq @var{arith1} @var{arith2})
8202 These tests are true if the indicated comparison of the two arithmetic
8203 expressions is true.  Arithmetic expressions are formed with
8204 @code{plus}, @code{minus}, @code{mult}, @code{div}, @code{mod},
8205 @code{abs}, @code{neg}, @code{and}, @code{ior}, @code{xor}, @code{not},
8206 @code{ashift}, @code{lshiftrt}, and @code{ashiftrt} expressions.
8208 @findex get_attr
8209 @code{const_int} and @code{symbol_ref} are always valid terms (@pxref{Insn
8210 Lengths},for additional forms).  @code{symbol_ref} is a string
8211 denoting a C expression that yields an @code{int} when evaluated by the
8212 @samp{get_attr_@dots{}} routine.  It should normally be a global
8213 variable.
8215 @findex eq_attr
8216 @item (eq_attr @var{name} @var{value})
8217 @var{name} is a string specifying the name of an attribute.
8219 @var{value} is a string that is either a valid value for attribute
8220 @var{name}, a comma-separated list of values, or @samp{!} followed by a
8221 value or list.  If @var{value} does not begin with a @samp{!}, this
8222 test is true if the value of the @var{name} attribute of the current
8223 insn is in the list specified by @var{value}.  If @var{value} begins
8224 with a @samp{!}, this test is true if the attribute's value is
8225 @emph{not} in the specified list.
8227 For example,
8229 @smallexample
8230 (eq_attr "type" "load,store")
8231 @end smallexample
8233 @noindent
8234 is equivalent to
8236 @smallexample
8237 (ior (eq_attr "type" "load") (eq_attr "type" "store"))
8238 @end smallexample
8240 If @var{name} specifies an attribute of @samp{alternative}, it refers to the
8241 value of the compiler variable @code{which_alternative}
8242 (@pxref{Output Statement}) and the values must be small integers.  For
8243 example,
8245 @smallexample
8246 (eq_attr "alternative" "2,3")
8247 @end smallexample
8249 @noindent
8250 is equivalent to
8252 @smallexample
8253 (ior (eq (symbol_ref "which_alternative") (const_int 2))
8254      (eq (symbol_ref "which_alternative") (const_int 3)))
8255 @end smallexample
8257 Note that, for most attributes, an @code{eq_attr} test is simplified in cases
8258 where the value of the attribute being tested is known for all insns matching
8259 a particular pattern.  This is by far the most common case.
8261 @findex attr_flag
8262 @item (attr_flag @var{name})
8263 The value of an @code{attr_flag} expression is true if the flag
8264 specified by @var{name} is true for the @code{insn} currently being
8265 scheduled.
8267 @var{name} is a string specifying one of a fixed set of flags to test.
8268 Test the flags @code{forward} and @code{backward} to determine the
8269 direction of a conditional branch.
8271 This example describes a conditional branch delay slot which
8272 can be nullified for forward branches that are taken (annul-true) or
8273 for backward branches which are not taken (annul-false).
8275 @smallexample
8276 (define_delay (eq_attr "type" "cbranch")
8277   [(eq_attr "in_branch_delay" "true")
8278    (and (eq_attr "in_branch_delay" "true")
8279         (attr_flag "forward"))
8280    (and (eq_attr "in_branch_delay" "true")
8281         (attr_flag "backward"))])
8282 @end smallexample
8284 The @code{forward} and @code{backward} flags are false if the current
8285 @code{insn} being scheduled is not a conditional branch.
8287 @code{attr_flag} is only used during delay slot scheduling and has no
8288 meaning to other passes of the compiler.
8290 @findex attr
8291 @item (attr @var{name})
8292 The value of another attribute is returned.  This is most useful
8293 for numeric attributes, as @code{eq_attr} and @code{attr_flag}
8294 produce more efficient code for non-numeric attributes.
8295 @end table
8297 @end ifset
8298 @ifset INTERNALS
8299 @node Tagging Insns
8300 @subsection Assigning Attribute Values to Insns
8301 @cindex tagging insns
8302 @cindex assigning attribute values to insns
8304 The value assigned to an attribute of an insn is primarily determined by
8305 which pattern is matched by that insn (or which @code{define_peephole}
8306 generated it).  Every @code{define_insn} and @code{define_peephole} can
8307 have an optional last argument to specify the values of attributes for
8308 matching insns.  The value of any attribute not specified in a particular
8309 insn is set to the default value for that attribute, as specified in its
8310 @code{define_attr}.  Extensive use of default values for attributes
8311 permits the specification of the values for only one or two attributes
8312 in the definition of most insn patterns, as seen in the example in the
8313 next section.
8315 The optional last argument of @code{define_insn} and
8316 @code{define_peephole} is a vector of expressions, each of which defines
8317 the value for a single attribute.  The most general way of assigning an
8318 attribute's value is to use a @code{set} expression whose first operand is an
8319 @code{attr} expression giving the name of the attribute being set.  The
8320 second operand of the @code{set} is an attribute expression
8321 (@pxref{Expressions}) giving the value of the attribute.
8323 When the attribute value depends on the @samp{alternative} attribute
8324 (i.e., which is the applicable alternative in the constraint of the
8325 insn), the @code{set_attr_alternative} expression can be used.  It
8326 allows the specification of a vector of attribute expressions, one for
8327 each alternative.
8329 @findex set_attr
8330 When the generality of arbitrary attribute expressions is not required,
8331 the simpler @code{set_attr} expression can be used, which allows
8332 specifying a string giving either a single attribute value or a list
8333 of attribute values, one for each alternative.
8335 The form of each of the above specifications is shown below.  In each case,
8336 @var{name} is a string specifying the attribute to be set.
8338 @table @code
8339 @item (set_attr @var{name} @var{value-string})
8340 @var{value-string} is either a string giving the desired attribute value,
8341 or a string containing a comma-separated list giving the values for
8342 succeeding alternatives.  The number of elements must match the number
8343 of alternatives in the constraint of the insn pattern.
8345 Note that it may be useful to specify @samp{*} for some alternative, in
8346 which case the attribute will assume its default value for insns matching
8347 that alternative.
8349 @findex set_attr_alternative
8350 @item (set_attr_alternative @var{name} [@var{value1} @var{value2} @dots{}])
8351 Depending on the alternative of the insn, the value will be one of the
8352 specified values.  This is a shorthand for using a @code{cond} with
8353 tests on the @samp{alternative} attribute.
8355 @findex attr
8356 @item (set (attr @var{name}) @var{value})
8357 The first operand of this @code{set} must be the special RTL expression
8358 @code{attr}, whose sole operand is a string giving the name of the
8359 attribute being set.  @var{value} is the value of the attribute.
8360 @end table
8362 The following shows three different ways of representing the same
8363 attribute value specification:
8365 @smallexample
8366 (set_attr "type" "load,store,arith")
8368 (set_attr_alternative "type"
8369                       [(const_string "load") (const_string "store")
8370                        (const_string "arith")])
8372 (set (attr "type")
8373      (cond [(eq_attr "alternative" "1") (const_string "load")
8374             (eq_attr "alternative" "2") (const_string "store")]
8375            (const_string "arith")))
8376 @end smallexample
8378 @need 1000
8379 @findex define_asm_attributes
8380 The @code{define_asm_attributes} expression provides a mechanism to
8381 specify the attributes assigned to insns produced from an @code{asm}
8382 statement.  It has the form:
8384 @smallexample
8385 (define_asm_attributes [@var{attr-sets}])
8386 @end smallexample
8388 @noindent
8389 where @var{attr-sets} is specified the same as for both the
8390 @code{define_insn} and the @code{define_peephole} expressions.
8392 These values will typically be the ``worst case'' attribute values.  For
8393 example, they might indicate that the condition code will be clobbered.
8395 A specification for a @code{length} attribute is handled specially.  The
8396 way to compute the length of an @code{asm} insn is to multiply the
8397 length specified in the expression @code{define_asm_attributes} by the
8398 number of machine instructions specified in the @code{asm} statement,
8399 determined by counting the number of semicolons and newlines in the
8400 string.  Therefore, the value of the @code{length} attribute specified
8401 in a @code{define_asm_attributes} should be the maximum possible length
8402 of a single machine instruction.
8404 @end ifset
8405 @ifset INTERNALS
8406 @node Attr Example
8407 @subsection Example of Attribute Specifications
8408 @cindex attribute specifications example
8409 @cindex attribute specifications
8411 The judicious use of defaulting is important in the efficient use of
8412 insn attributes.  Typically, insns are divided into @dfn{types} and an
8413 attribute, customarily called @code{type}, is used to represent this
8414 value.  This attribute is normally used only to define the default value
8415 for other attributes.  An example will clarify this usage.
8417 Assume we have a RISC machine with a condition code and in which only
8418 full-word operations are performed in registers.  Let us assume that we
8419 can divide all insns into loads, stores, (integer) arithmetic
8420 operations, floating point operations, and branches.
8422 Here we will concern ourselves with determining the effect of an insn on
8423 the condition code and will limit ourselves to the following possible
8424 effects:  The condition code can be set unpredictably (clobbered), not
8425 be changed, be set to agree with the results of the operation, or only
8426 changed if the item previously set into the condition code has been
8427 modified.
8429 Here is part of a sample @file{md} file for such a machine:
8431 @smallexample
8432 (define_attr "type" "load,store,arith,fp,branch" (const_string "arith"))
8434 (define_attr "cc" "clobber,unchanged,set,change0"
8435              (cond [(eq_attr "type" "load")
8436                         (const_string "change0")
8437                     (eq_attr "type" "store,branch")
8438                         (const_string "unchanged")
8439                     (eq_attr "type" "arith")
8440                         (if_then_else (match_operand:SI 0 "" "")
8441                                       (const_string "set")
8442                                       (const_string "clobber"))]
8443                    (const_string "clobber")))
8445 (define_insn ""
8446   [(set (match_operand:SI 0 "general_operand" "=r,r,m")
8447         (match_operand:SI 1 "general_operand" "r,m,r"))]
8448   ""
8449   "@@
8450    move %0,%1
8451    load %0,%1
8452    store %0,%1"
8453   [(set_attr "type" "arith,load,store")])
8454 @end smallexample
8456 Note that we assume in the above example that arithmetic operations
8457 performed on quantities smaller than a machine word clobber the condition
8458 code since they will set the condition code to a value corresponding to the
8459 full-word result.
8461 @end ifset
8462 @ifset INTERNALS
8463 @node Insn Lengths
8464 @subsection Computing the Length of an Insn
8465 @cindex insn lengths, computing
8466 @cindex computing the length of an insn
8468 For many machines, multiple types of branch instructions are provided, each
8469 for different length branch displacements.  In most cases, the assembler
8470 will choose the correct instruction to use.  However, when the assembler
8471 cannot do so, GCC can when a special attribute, the @code{length}
8472 attribute, is defined.  This attribute must be defined to have numeric
8473 values by specifying a null string in its @code{define_attr}.
8475 In the case of the @code{length} attribute, two additional forms of
8476 arithmetic terms are allowed in test expressions:
8478 @table @code
8479 @cindex @code{match_dup} and attributes
8480 @item (match_dup @var{n})
8481 This refers to the address of operand @var{n} of the current insn, which
8482 must be a @code{label_ref}.
8484 @cindex @code{pc} and attributes
8485 @item (pc)
8486 For non-branch instructions and backward branch instructions, this refers
8487 to the address of the current insn.  But for forward branch instructions,
8488 this refers to the address of the next insn, because the length of the
8489 current insn is to be computed.
8490 @end table
8492 @cindex @code{addr_vec}, length of
8493 @cindex @code{addr_diff_vec}, length of
8494 For normal insns, the length will be determined by value of the
8495 @code{length} attribute.  In the case of @code{addr_vec} and
8496 @code{addr_diff_vec} insn patterns, the length is computed as
8497 the number of vectors multiplied by the size of each vector.
8499 Lengths are measured in addressable storage units (bytes).
8501 Note that it is possible to call functions via the @code{symbol_ref}
8502 mechanism to compute the length of an insn.  However, if you use this
8503 mechanism you must provide dummy clauses to express the maximum length
8504 without using the function call.  You can an example of this in the
8505 @code{pa} machine description for the @code{call_symref} pattern.
8507 The following macros can be used to refine the length computation:
8509 @table @code
8510 @findex ADJUST_INSN_LENGTH
8511 @item ADJUST_INSN_LENGTH (@var{insn}, @var{length})
8512 If defined, modifies the length assigned to instruction @var{insn} as a
8513 function of the context in which it is used.  @var{length} is an lvalue
8514 that contains the initially computed length of the insn and should be
8515 updated with the correct length of the insn.
8517 This macro will normally not be required.  A case in which it is
8518 required is the ROMP@.  On this machine, the size of an @code{addr_vec}
8519 insn must be increased by two to compensate for the fact that alignment
8520 may be required.
8521 @end table
8523 @findex get_attr_length
8524 The routine that returns @code{get_attr_length} (the value of the
8525 @code{length} attribute) can be used by the output routine to
8526 determine the form of the branch instruction to be written, as the
8527 example below illustrates.
8529 As an example of the specification of variable-length branches, consider
8530 the IBM 360.  If we adopt the convention that a register will be set to
8531 the starting address of a function, we can jump to labels within 4k of
8532 the start using a four-byte instruction.  Otherwise, we need a six-byte
8533 sequence to load the address from memory and then branch to it.
8535 On such a machine, a pattern for a branch instruction might be specified
8536 as follows:
8538 @smallexample
8539 (define_insn "jump"
8540   [(set (pc)
8541         (label_ref (match_operand 0 "" "")))]
8542   ""
8544    return (get_attr_length (insn) == 4
8545            ? "b %l0" : "l r15,=a(%l0); br r15");
8547   [(set (attr "length")
8548         (if_then_else (lt (match_dup 0) (const_int 4096))
8549                       (const_int 4)
8550                       (const_int 6)))])
8551 @end smallexample
8553 @end ifset
8554 @ifset INTERNALS
8555 @node Constant Attributes
8556 @subsection Constant Attributes
8557 @cindex constant attributes
8559 A special form of @code{define_attr}, where the expression for the
8560 default value is a @code{const} expression, indicates an attribute that
8561 is constant for a given run of the compiler.  Constant attributes may be
8562 used to specify which variety of processor is used.  For example,
8564 @smallexample
8565 (define_attr "cpu" "m88100,m88110,m88000"
8566  (const
8567   (cond [(symbol_ref "TARGET_88100") (const_string "m88100")
8568          (symbol_ref "TARGET_88110") (const_string "m88110")]
8569         (const_string "m88000"))))
8571 (define_attr "memory" "fast,slow"
8572  (const
8573   (if_then_else (symbol_ref "TARGET_FAST_MEM")
8574                 (const_string "fast")
8575                 (const_string "slow"))))
8576 @end smallexample
8578 The routine generated for constant attributes has no parameters as it
8579 does not depend on any particular insn.  RTL expressions used to define
8580 the value of a constant attribute may use the @code{symbol_ref} form,
8581 but may not use either the @code{match_operand} form or @code{eq_attr}
8582 forms involving insn attributes.
8584 @end ifset
8585 @ifset INTERNALS
8586 @node Mnemonic Attribute
8587 @subsection Mnemonic Attribute
8588 @cindex mnemonic attribute
8590 The @code{mnemonic} attribute is a string type attribute holding the
8591 instruction mnemonic for an insn alternative.  The attribute values
8592 will automatically be generated by the machine description parser if
8593 there is an attribute definition in the md file:
8595 @smallexample
8596 (define_attr "mnemonic" "unknown" (const_string "unknown"))
8597 @end smallexample
8599 The default value can be freely chosen as long as it does not collide
8600 with any of the instruction mnemonics.  This value will be used
8601 whenever the machine description parser is not able to determine the
8602 mnemonic string.  This might be the case for output templates
8603 containing more than a single instruction as in
8604 @code{"mvcle\t%0,%1,0\;jo\t.-4"}.
8606 The @code{mnemonic} attribute set is not generated automatically if the
8607 instruction string is generated via C code.
8609 An existing @code{mnemonic} attribute set in an insn definition will not
8610 be overriden by the md file parser.  That way it is possible to
8611 manually set the instruction mnemonics for the cases where the md file
8612 parser fails to determine it automatically.
8614 The @code{mnemonic} attribute is useful for dealing with instruction
8615 specific properties in the pipeline description without defining
8616 additional insn attributes.
8618 @smallexample
8619 (define_attr "ooo_expanded" ""
8620   (cond [(eq_attr "mnemonic" "dlr,dsgr,d,dsgf,stam,dsgfr,dlgr")
8621          (const_int 1)]
8622         (const_int 0)))
8623 @end smallexample
8625 @end ifset
8626 @ifset INTERNALS
8627 @node Delay Slots
8628 @subsection Delay Slot Scheduling
8629 @cindex delay slots, defining
8631 The insn attribute mechanism can be used to specify the requirements for
8632 delay slots, if any, on a target machine.  An instruction is said to
8633 require a @dfn{delay slot} if some instructions that are physically
8634 after the instruction are executed as if they were located before it.
8635 Classic examples are branch and call instructions, which often execute
8636 the following instruction before the branch or call is performed.
8638 On some machines, conditional branch instructions can optionally
8639 @dfn{annul} instructions in the delay slot.  This means that the
8640 instruction will not be executed for certain branch outcomes.  Both
8641 instructions that annul if the branch is true and instructions that
8642 annul if the branch is false are supported.
8644 Delay slot scheduling differs from instruction scheduling in that
8645 determining whether an instruction needs a delay slot is dependent only
8646 on the type of instruction being generated, not on data flow between the
8647 instructions.  See the next section for a discussion of data-dependent
8648 instruction scheduling.
8650 @findex define_delay
8651 The requirement of an insn needing one or more delay slots is indicated
8652 via the @code{define_delay} expression.  It has the following form:
8654 @smallexample
8655 (define_delay @var{test}
8656               [@var{delay-1} @var{annul-true-1} @var{annul-false-1}
8657                @var{delay-2} @var{annul-true-2} @var{annul-false-2}
8658                @dots{}])
8659 @end smallexample
8661 @var{test} is an attribute test that indicates whether this
8662 @code{define_delay} applies to a particular insn.  If so, the number of
8663 required delay slots is determined by the length of the vector specified
8664 as the second argument.  An insn placed in delay slot @var{n} must
8665 satisfy attribute test @var{delay-n}.  @var{annul-true-n} is an
8666 attribute test that specifies which insns may be annulled if the branch
8667 is true.  Similarly, @var{annul-false-n} specifies which insns in the
8668 delay slot may be annulled if the branch is false.  If annulling is not
8669 supported for that delay slot, @code{(nil)} should be coded.
8671 For example, in the common case where branch and call insns require
8672 a single delay slot, which may contain any insn other than a branch or
8673 call, the following would be placed in the @file{md} file:
8675 @smallexample
8676 (define_delay (eq_attr "type" "branch,call")
8677               [(eq_attr "type" "!branch,call") (nil) (nil)])
8678 @end smallexample
8680 Multiple @code{define_delay} expressions may be specified.  In this
8681 case, each such expression specifies different delay slot requirements
8682 and there must be no insn for which tests in two @code{define_delay}
8683 expressions are both true.
8685 For example, if we have a machine that requires one delay slot for branches
8686 but two for calls,  no delay slot can contain a branch or call insn,
8687 and any valid insn in the delay slot for the branch can be annulled if the
8688 branch is true, we might represent this as follows:
8690 @smallexample
8691 (define_delay (eq_attr "type" "branch")
8692    [(eq_attr "type" "!branch,call")
8693     (eq_attr "type" "!branch,call")
8694     (nil)])
8696 (define_delay (eq_attr "type" "call")
8697               [(eq_attr "type" "!branch,call") (nil) (nil)
8698                (eq_attr "type" "!branch,call") (nil) (nil)])
8699 @end smallexample
8700 @c the above is *still* too long.  --mew 4feb93
8702 @end ifset
8703 @ifset INTERNALS
8704 @node Processor pipeline description
8705 @subsection Specifying processor pipeline description
8706 @cindex processor pipeline description
8707 @cindex processor functional units
8708 @cindex instruction latency time
8709 @cindex interlock delays
8710 @cindex data dependence delays
8711 @cindex reservation delays
8712 @cindex pipeline hazard recognizer
8713 @cindex automaton based pipeline description
8714 @cindex regular expressions
8715 @cindex deterministic finite state automaton
8716 @cindex automaton based scheduler
8717 @cindex RISC
8718 @cindex VLIW
8720 To achieve better performance, most modern processors
8721 (super-pipelined, superscalar @acronym{RISC}, and @acronym{VLIW}
8722 processors) have many @dfn{functional units} on which several
8723 instructions can be executed simultaneously.  An instruction starts
8724 execution if its issue conditions are satisfied.  If not, the
8725 instruction is stalled until its conditions are satisfied.  Such
8726 @dfn{interlock (pipeline) delay} causes interruption of the fetching
8727 of successor instructions (or demands nop instructions, e.g.@: for some
8728 MIPS processors).
8730 There are two major kinds of interlock delays in modern processors.
8731 The first one is a data dependence delay determining @dfn{instruction
8732 latency time}.  The instruction execution is not started until all
8733 source data have been evaluated by prior instructions (there are more
8734 complex cases when the instruction execution starts even when the data
8735 are not available but will be ready in given time after the
8736 instruction execution start).  Taking the data dependence delays into
8737 account is simple.  The data dependence (true, output, and
8738 anti-dependence) delay between two instructions is given by a
8739 constant.  In most cases this approach is adequate.  The second kind
8740 of interlock delays is a reservation delay.  The reservation delay
8741 means that two instructions under execution will be in need of shared
8742 processors resources, i.e.@: buses, internal registers, and/or
8743 functional units, which are reserved for some time.  Taking this kind
8744 of delay into account is complex especially for modern @acronym{RISC}
8745 processors.
8747 The task of exploiting more processor parallelism is solved by an
8748 instruction scheduler.  For a better solution to this problem, the
8749 instruction scheduler has to have an adequate description of the
8750 processor parallelism (or @dfn{pipeline description}).  GCC
8751 machine descriptions describe processor parallelism and functional
8752 unit reservations for groups of instructions with the aid of
8753 @dfn{regular expressions}.
8755 The GCC instruction scheduler uses a @dfn{pipeline hazard recognizer} to
8756 figure out the possibility of the instruction issue by the processor
8757 on a given simulated processor cycle.  The pipeline hazard recognizer is
8758 automatically generated from the processor pipeline description.  The
8759 pipeline hazard recognizer generated from the machine description
8760 is based on a deterministic finite state automaton (@acronym{DFA}):
8761 the instruction issue is possible if there is a transition from one
8762 automaton state to another one.  This algorithm is very fast, and
8763 furthermore, its speed is not dependent on processor
8764 complexity@footnote{However, the size of the automaton depends on
8765 processor complexity.  To limit this effect, machine descriptions
8766 can split orthogonal parts of the machine description among several
8767 automata: but then, since each of these must be stepped independently,
8768 this does cause a small decrease in the algorithm's performance.}.
8770 @cindex automaton based pipeline description
8771 The rest of this section describes the directives that constitute
8772 an automaton-based processor pipeline description.  The order of
8773 these constructions within the machine description file is not
8774 important.
8776 @findex define_automaton
8777 @cindex pipeline hazard recognizer
8778 The following optional construction describes names of automata
8779 generated and used for the pipeline hazards recognition.  Sometimes
8780 the generated finite state automaton used by the pipeline hazard
8781 recognizer is large.  If we use more than one automaton and bind functional
8782 units to the automata, the total size of the automata is usually
8783 less than the size of the single automaton.  If there is no one such
8784 construction, only one finite state automaton is generated.
8786 @smallexample
8787 (define_automaton @var{automata-names})
8788 @end smallexample
8790 @var{automata-names} is a string giving names of the automata.  The
8791 names are separated by commas.  All the automata should have unique names.
8792 The automaton name is used in the constructions @code{define_cpu_unit} and
8793 @code{define_query_cpu_unit}.
8795 @findex define_cpu_unit
8796 @cindex processor functional units
8797 Each processor functional unit used in the description of instruction
8798 reservations should be described by the following construction.
8800 @smallexample
8801 (define_cpu_unit @var{unit-names} [@var{automaton-name}])
8802 @end smallexample
8804 @var{unit-names} is a string giving the names of the functional units
8805 separated by commas.  Don't use name @samp{nothing}, it is reserved
8806 for other goals.
8808 @var{automaton-name} is a string giving the name of the automaton with
8809 which the unit is bound.  The automaton should be described in
8810 construction @code{define_automaton}.  You should give
8811 @dfn{automaton-name}, if there is a defined automaton.
8813 The assignment of units to automata are constrained by the uses of the
8814 units in insn reservations.  The most important constraint is: if a
8815 unit reservation is present on a particular cycle of an alternative
8816 for an insn reservation, then some unit from the same automaton must
8817 be present on the same cycle for the other alternatives of the insn
8818 reservation.  The rest of the constraints are mentioned in the
8819 description of the subsequent constructions.
8821 @findex define_query_cpu_unit
8822 @cindex querying function unit reservations
8823 The following construction describes CPU functional units analogously
8824 to @code{define_cpu_unit}.  The reservation of such units can be
8825 queried for an automaton state.  The instruction scheduler never
8826 queries reservation of functional units for given automaton state.  So
8827 as a rule, you don't need this construction.  This construction could
8828 be used for future code generation goals (e.g.@: to generate
8829 @acronym{VLIW} insn templates).
8831 @smallexample
8832 (define_query_cpu_unit @var{unit-names} [@var{automaton-name}])
8833 @end smallexample
8835 @var{unit-names} is a string giving names of the functional units
8836 separated by commas.
8838 @var{automaton-name} is a string giving the name of the automaton with
8839 which the unit is bound.
8841 @findex define_insn_reservation
8842 @cindex instruction latency time
8843 @cindex regular expressions
8844 @cindex data bypass
8845 The following construction is the major one to describe pipeline
8846 characteristics of an instruction.
8848 @smallexample
8849 (define_insn_reservation @var{insn-name} @var{default_latency}
8850                          @var{condition} @var{regexp})
8851 @end smallexample
8853 @var{default_latency} is a number giving latency time of the
8854 instruction.  There is an important difference between the old
8855 description and the automaton based pipeline description.  The latency
8856 time is used for all dependencies when we use the old description.  In
8857 the automaton based pipeline description, the given latency time is only
8858 used for true dependencies.  The cost of anti-dependencies is always
8859 zero and the cost of output dependencies is the difference between
8860 latency times of the producing and consuming insns (if the difference
8861 is negative, the cost is considered to be zero).  You can always
8862 change the default costs for any description by using the target hook
8863 @code{TARGET_SCHED_ADJUST_COST} (@pxref{Scheduling}).
8865 @var{insn-name} is a string giving the internal name of the insn.  The
8866 internal names are used in constructions @code{define_bypass} and in
8867 the automaton description file generated for debugging.  The internal
8868 name has nothing in common with the names in @code{define_insn}.  It is a
8869 good practice to use insn classes described in the processor manual.
8871 @var{condition} defines what RTL insns are described by this
8872 construction.  You should remember that you will be in trouble if
8873 @var{condition} for two or more different
8874 @code{define_insn_reservation} constructions is TRUE for an insn.  In
8875 this case what reservation will be used for the insn is not defined.
8876 Such cases are not checked during generation of the pipeline hazards
8877 recognizer because in general recognizing that two conditions may have
8878 the same value is quite difficult (especially if the conditions
8879 contain @code{symbol_ref}).  It is also not checked during the
8880 pipeline hazard recognizer work because it would slow down the
8881 recognizer considerably.
8883 @var{regexp} is a string describing the reservation of the cpu's functional
8884 units by the instruction.  The reservations are described by a regular
8885 expression according to the following syntax:
8887 @smallexample
8888        regexp = regexp "," oneof
8889               | oneof
8891        oneof = oneof "|" allof
8892              | allof
8894        allof = allof "+" repeat
8895              | repeat
8897        repeat = element "*" number
8898               | element
8900        element = cpu_function_unit_name
8901                | reservation_name
8902                | result_name
8903                | "nothing"
8904                | "(" regexp ")"
8905 @end smallexample
8907 @itemize @bullet
8908 @item
8909 @samp{,} is used for describing the start of the next cycle in
8910 the reservation.
8912 @item
8913 @samp{|} is used for describing a reservation described by the first
8914 regular expression @strong{or} a reservation described by the second
8915 regular expression @strong{or} etc.
8917 @item
8918 @samp{+} is used for describing a reservation described by the first
8919 regular expression @strong{and} a reservation described by the
8920 second regular expression @strong{and} etc.
8922 @item
8923 @samp{*} is used for convenience and simply means a sequence in which
8924 the regular expression are repeated @var{number} times with cycle
8925 advancing (see @samp{,}).
8927 @item
8928 @samp{cpu_function_unit_name} denotes reservation of the named
8929 functional unit.
8931 @item
8932 @samp{reservation_name} --- see description of construction
8933 @samp{define_reservation}.
8935 @item
8936 @samp{nothing} denotes no unit reservations.
8937 @end itemize
8939 @findex define_reservation
8940 Sometimes unit reservations for different insns contain common parts.
8941 In such case, you can simplify the pipeline description by describing
8942 the common part by the following construction
8944 @smallexample
8945 (define_reservation @var{reservation-name} @var{regexp})
8946 @end smallexample
8948 @var{reservation-name} is a string giving name of @var{regexp}.
8949 Functional unit names and reservation names are in the same name
8950 space.  So the reservation names should be different from the
8951 functional unit names and can not be the reserved name @samp{nothing}.
8953 @findex define_bypass
8954 @cindex instruction latency time
8955 @cindex data bypass
8956 The following construction is used to describe exceptions in the
8957 latency time for given instruction pair.  This is so called bypasses.
8959 @smallexample
8960 (define_bypass @var{number} @var{out_insn_names} @var{in_insn_names}
8961                [@var{guard}])
8962 @end smallexample
8964 @var{number} defines when the result generated by the instructions
8965 given in string @var{out_insn_names} will be ready for the
8966 instructions given in string @var{in_insn_names}.  Each of these
8967 strings is a comma-separated list of filename-style globs and
8968 they refer to the names of @code{define_insn_reservation}s.
8969 For example:
8970 @smallexample
8971 (define_bypass 1 "cpu1_load_*, cpu1_store_*" "cpu1_load_*")
8972 @end smallexample
8973 defines a bypass between instructions that start with
8974 @samp{cpu1_load_} or @samp{cpu1_store_} and those that start with
8975 @samp{cpu1_load_}.
8977 @var{guard} is an optional string giving the name of a C function which
8978 defines an additional guard for the bypass.  The function will get the
8979 two insns as parameters.  If the function returns zero the bypass will
8980 be ignored for this case.  The additional guard is necessary to
8981 recognize complicated bypasses, e.g.@: when the consumer is only an address
8982 of insn @samp{store} (not a stored value).
8984 If there are more one bypass with the same output and input insns, the
8985 chosen bypass is the first bypass with a guard in description whose
8986 guard function returns nonzero.  If there is no such bypass, then
8987 bypass without the guard function is chosen.
8989 @findex exclusion_set
8990 @findex presence_set
8991 @findex final_presence_set
8992 @findex absence_set
8993 @findex final_absence_set
8994 @cindex VLIW
8995 @cindex RISC
8996 The following five constructions are usually used to describe
8997 @acronym{VLIW} processors, or more precisely, to describe a placement
8998 of small instructions into @acronym{VLIW} instruction slots.  They
8999 can be used for @acronym{RISC} processors, too.
9001 @smallexample
9002 (exclusion_set @var{unit-names} @var{unit-names})
9003 (presence_set @var{unit-names} @var{patterns})
9004 (final_presence_set @var{unit-names} @var{patterns})
9005 (absence_set @var{unit-names} @var{patterns})
9006 (final_absence_set @var{unit-names} @var{patterns})
9007 @end smallexample
9009 @var{unit-names} is a string giving names of functional units
9010 separated by commas.
9012 @var{patterns} is a string giving patterns of functional units
9013 separated by comma.  Currently pattern is one unit or units
9014 separated by white-spaces.
9016 The first construction (@samp{exclusion_set}) means that each
9017 functional unit in the first string can not be reserved simultaneously
9018 with a unit whose name is in the second string and vice versa.  For
9019 example, the construction is useful for describing processors
9020 (e.g.@: some SPARC processors) with a fully pipelined floating point
9021 functional unit which can execute simultaneously only single floating
9022 point insns or only double floating point insns.
9024 The second construction (@samp{presence_set}) means that each
9025 functional unit in the first string can not be reserved unless at
9026 least one of pattern of units whose names are in the second string is
9027 reserved.  This is an asymmetric relation.  For example, it is useful
9028 for description that @acronym{VLIW} @samp{slot1} is reserved after
9029 @samp{slot0} reservation.  We could describe it by the following
9030 construction
9032 @smallexample
9033 (presence_set "slot1" "slot0")
9034 @end smallexample
9036 Or @samp{slot1} is reserved only after @samp{slot0} and unit @samp{b0}
9037 reservation.  In this case we could write
9039 @smallexample
9040 (presence_set "slot1" "slot0 b0")
9041 @end smallexample
9043 The third construction (@samp{final_presence_set}) is analogous to
9044 @samp{presence_set}.  The difference between them is when checking is
9045 done.  When an instruction is issued in given automaton state
9046 reflecting all current and planned unit reservations, the automaton
9047 state is changed.  The first state is a source state, the second one
9048 is a result state.  Checking for @samp{presence_set} is done on the
9049 source state reservation, checking for @samp{final_presence_set} is
9050 done on the result reservation.  This construction is useful to
9051 describe a reservation which is actually two subsequent reservations.
9052 For example, if we use
9054 @smallexample
9055 (presence_set "slot1" "slot0")
9056 @end smallexample
9058 the following insn will be never issued (because @samp{slot1} requires
9059 @samp{slot0} which is absent in the source state).
9061 @smallexample
9062 (define_reservation "insn_and_nop" "slot0 + slot1")
9063 @end smallexample
9065 but it can be issued if we use analogous @samp{final_presence_set}.
9067 The forth construction (@samp{absence_set}) means that each functional
9068 unit in the first string can be reserved only if each pattern of units
9069 whose names are in the second string is not reserved.  This is an
9070 asymmetric relation (actually @samp{exclusion_set} is analogous to
9071 this one but it is symmetric).  For example it might be useful in a
9072 @acronym{VLIW} description to say that @samp{slot0} cannot be reserved
9073 after either @samp{slot1} or @samp{slot2} have been reserved.  This
9074 can be described as:
9076 @smallexample
9077 (absence_set "slot0" "slot1, slot2")
9078 @end smallexample
9080 Or @samp{slot2} can not be reserved if @samp{slot0} and unit @samp{b0}
9081 are reserved or @samp{slot1} and unit @samp{b1} are reserved.  In
9082 this case we could write
9084 @smallexample
9085 (absence_set "slot2" "slot0 b0, slot1 b1")
9086 @end smallexample
9088 All functional units mentioned in a set should belong to the same
9089 automaton.
9091 The last construction (@samp{final_absence_set}) is analogous to
9092 @samp{absence_set} but checking is done on the result (state)
9093 reservation.  See comments for @samp{final_presence_set}.
9095 @findex automata_option
9096 @cindex deterministic finite state automaton
9097 @cindex nondeterministic finite state automaton
9098 @cindex finite state automaton minimization
9099 You can control the generator of the pipeline hazard recognizer with
9100 the following construction.
9102 @smallexample
9103 (automata_option @var{options})
9104 @end smallexample
9106 @var{options} is a string giving options which affect the generated
9107 code.  Currently there are the following options:
9109 @itemize @bullet
9110 @item
9111 @dfn{no-minimization} makes no minimization of the automaton.  This is
9112 only worth to do when we are debugging the description and need to
9113 look more accurately at reservations of states.
9115 @item
9116 @dfn{time} means printing time statistics about the generation of
9117 automata.
9119 @item
9120 @dfn{stats} means printing statistics about the generated automata
9121 such as the number of DFA states, NDFA states and arcs.
9123 @item
9124 @dfn{v} means a generation of the file describing the result automata.
9125 The file has suffix @samp{.dfa} and can be used for the description
9126 verification and debugging.
9128 @item
9129 @dfn{w} means a generation of warning instead of error for
9130 non-critical errors.
9132 @item
9133 @dfn{no-comb-vect} prevents the automaton generator from generating
9134 two data structures and comparing them for space efficiency.  Using
9135 a comb vector to represent transitions may be better, but it can be
9136 very expensive to construct.  This option is useful if the build
9137 process spends an unacceptably long time in genautomata.
9139 @item
9140 @dfn{ndfa} makes nondeterministic finite state automata.  This affects
9141 the treatment of operator @samp{|} in the regular expressions.  The
9142 usual treatment of the operator is to try the first alternative and,
9143 if the reservation is not possible, the second alternative.  The
9144 nondeterministic treatment means trying all alternatives, some of them
9145 may be rejected by reservations in the subsequent insns.
9147 @item
9148 @dfn{collapse-ndfa} modifies the behaviour of the generator when
9149 producing an automaton.  An additional state transition to collapse a
9150 nondeterministic @acronym{NDFA} state to a deterministic @acronym{DFA}
9151 state is generated.  It can be triggered by passing @code{const0_rtx} to
9152 state_transition.  In such an automaton, cycle advance transitions are
9153 available only for these collapsed states.  This option is useful for
9154 ports that want to use the @code{ndfa} option, but also want to use
9155 @code{define_query_cpu_unit} to assign units to insns issued in a cycle.
9157 @item
9158 @dfn{progress} means output of a progress bar showing how many states
9159 were generated so far for automaton being processed.  This is useful
9160 during debugging a @acronym{DFA} description.  If you see too many
9161 generated states, you could interrupt the generator of the pipeline
9162 hazard recognizer and try to figure out a reason for generation of the
9163 huge automaton.
9164 @end itemize
9166 As an example, consider a superscalar @acronym{RISC} machine which can
9167 issue three insns (two integer insns and one floating point insn) on
9168 the cycle but can finish only two insns.  To describe this, we define
9169 the following functional units.
9171 @smallexample
9172 (define_cpu_unit "i0_pipeline, i1_pipeline, f_pipeline")
9173 (define_cpu_unit "port0, port1")
9174 @end smallexample
9176 All simple integer insns can be executed in any integer pipeline and
9177 their result is ready in two cycles.  The simple integer insns are
9178 issued into the first pipeline unless it is reserved, otherwise they
9179 are issued into the second pipeline.  Integer division and
9180 multiplication insns can be executed only in the second integer
9181 pipeline and their results are ready correspondingly in 8 and 4
9182 cycles.  The integer division is not pipelined, i.e.@: the subsequent
9183 integer division insn can not be issued until the current division
9184 insn finished.  Floating point insns are fully pipelined and their
9185 results are ready in 3 cycles.  Where the result of a floating point
9186 insn is used by an integer insn, an additional delay of one cycle is
9187 incurred.  To describe all of this we could specify
9189 @smallexample
9190 (define_cpu_unit "div")
9192 (define_insn_reservation "simple" 2 (eq_attr "type" "int")
9193                          "(i0_pipeline | i1_pipeline), (port0 | port1)")
9195 (define_insn_reservation "mult" 4 (eq_attr "type" "mult")
9196                          "i1_pipeline, nothing*2, (port0 | port1)")
9198 (define_insn_reservation "div" 8 (eq_attr "type" "div")
9199                          "i1_pipeline, div*7, div + (port0 | port1)")
9201 (define_insn_reservation "float" 3 (eq_attr "type" "float")
9202                          "f_pipeline, nothing, (port0 | port1))
9204 (define_bypass 4 "float" "simple,mult,div")
9205 @end smallexample
9207 To simplify the description we could describe the following reservation
9209 @smallexample
9210 (define_reservation "finish" "port0|port1")
9211 @end smallexample
9213 and use it in all @code{define_insn_reservation} as in the following
9214 construction
9216 @smallexample
9217 (define_insn_reservation "simple" 2 (eq_attr "type" "int")
9218                          "(i0_pipeline | i1_pipeline), finish")
9219 @end smallexample
9222 @end ifset
9223 @ifset INTERNALS
9224 @node Conditional Execution
9225 @section Conditional Execution
9226 @cindex conditional execution
9227 @cindex predication
9229 A number of architectures provide for some form of conditional
9230 execution, or predication.  The hallmark of this feature is the
9231 ability to nullify most of the instructions in the instruction set.
9232 When the instruction set is large and not entirely symmetric, it
9233 can be quite tedious to describe these forms directly in the
9234 @file{.md} file.  An alternative is the @code{define_cond_exec} template.
9236 @findex define_cond_exec
9237 @smallexample
9238 (define_cond_exec
9239   [@var{predicate-pattern}]
9240   "@var{condition}"
9241   "@var{output-template}"
9242   "@var{optional-insn-attribues}")
9243 @end smallexample
9245 @var{predicate-pattern} is the condition that must be true for the
9246 insn to be executed at runtime and should match a relational operator.
9247 One can use @code{match_operator} to match several relational operators
9248 at once.  Any @code{match_operand} operands must have no more than one
9249 alternative.
9251 @var{condition} is a C expression that must be true for the generated
9252 pattern to match.
9254 @findex current_insn_predicate
9255 @var{output-template} is a string similar to the @code{define_insn}
9256 output template (@pxref{Output Template}), except that the @samp{*}
9257 and @samp{@@} special cases do not apply.  This is only useful if the
9258 assembly text for the predicate is a simple prefix to the main insn.
9259 In order to handle the general case, there is a global variable
9260 @code{current_insn_predicate} that will contain the entire predicate
9261 if the current insn is predicated, and will otherwise be @code{NULL}.
9263 @var{optional-insn-attributes} is an optional vector of attributes that gets
9264 appended to the insn attributes of the produced cond_exec rtx. It can
9265 be used to add some distinguishing attribute to cond_exec rtxs produced
9266 that way. An example usage would be to use this attribute in conjunction
9267 with attributes on the main pattern to disable particular alternatives under
9268 certain conditions.
9270 When @code{define_cond_exec} is used, an implicit reference to
9271 the @code{predicable} instruction attribute is made.
9272 @xref{Insn Attributes}.  This attribute must be a boolean (i.e.@: have
9273 exactly two elements in its @var{list-of-values}), with the possible
9274 values being @code{no} and @code{yes}.  The default and all uses in
9275 the insns must be a simple constant, not a complex expressions.  It
9276 may, however, depend on the alternative, by using a comma-separated
9277 list of values.  If that is the case, the port should also define an
9278 @code{enabled} attribute (@pxref{Disable Insn Alternatives}), which
9279 should also allow only @code{no} and @code{yes} as its values.
9281 For each @code{define_insn} for which the @code{predicable}
9282 attribute is true, a new @code{define_insn} pattern will be
9283 generated that matches a predicated version of the instruction.
9284 For example,
9286 @smallexample
9287 (define_insn "addsi"
9288   [(set (match_operand:SI 0 "register_operand" "r")
9289         (plus:SI (match_operand:SI 1 "register_operand" "r")
9290                  (match_operand:SI 2 "register_operand" "r")))]
9291   "@var{test1}"
9292   "add %2,%1,%0")
9294 (define_cond_exec
9295   [(ne (match_operand:CC 0 "register_operand" "c")
9296        (const_int 0))]
9297   "@var{test2}"
9298   "(%0)")
9299 @end smallexample
9301 @noindent
9302 generates a new pattern
9304 @smallexample
9305 (define_insn ""
9306   [(cond_exec
9307      (ne (match_operand:CC 3 "register_operand" "c") (const_int 0))
9308      (set (match_operand:SI 0 "register_operand" "r")
9309           (plus:SI (match_operand:SI 1 "register_operand" "r")
9310                    (match_operand:SI 2 "register_operand" "r"))))]
9311   "(@var{test2}) && (@var{test1})"
9312   "(%3) add %2,%1,%0")
9313 @end smallexample
9315 @end ifset
9316 @ifset INTERNALS
9317 @node Define Subst
9318 @section RTL Templates Transformations
9319 @cindex define_subst
9321 For some hardware architectures there are common cases when the RTL
9322 templates for the instructions can be derived from the other RTL
9323 templates using simple transformations.  E.g., @file{i386.md} contains
9324 an RTL template for the ordinary @code{sub} instruction---
9325 @code{*subsi_1}, and for the @code{sub} instruction with subsequent
9326 zero-extension---@code{*subsi_1_zext}.  Such cases can be easily
9327 implemented by a single meta-template capable of generating a modified
9328 case based on the initial one:
9330 @findex define_subst
9331 @smallexample
9332 (define_subst "@var{name}"
9333   [@var{input-template}]
9334   "@var{condition}"
9335   [@var{output-template}])
9336 @end smallexample
9337 @var{input-template} is a pattern describing the source RTL template,
9338 which will be transformed.
9340 @var{condition} is a C expression that is conjunct with the condition
9341 from the input-template to generate a condition to be used in the
9342 output-template.
9344 @var{output-template} is a pattern that will be used in the resulting
9345 template.
9347 @code{define_subst} mechanism is tightly coupled with the notion of the
9348 subst attribute (@pxref{Subst Iterators}).  The use of
9349 @code{define_subst} is triggered by a reference to a subst attribute in
9350 the transforming RTL template.  This reference initiates duplication of
9351 the source RTL template and substitution of the attributes with their
9352 values.  The source RTL template is left unchanged, while the copy is
9353 transformed by @code{define_subst}.  This transformation can fail in the
9354 case when the source RTL template is not matched against the
9355 input-template of the @code{define_subst}.  In such case the copy is
9356 deleted.
9358 @code{define_subst} can be used only in @code{define_insn} and
9359 @code{define_expand}, it cannot be used in other expressions (e.g. in
9360 @code{define_insn_and_split}).
9362 @menu
9363 * Define Subst Example::            Example of @code{define_subst} work.
9364 * Define Subst Pattern Matching::   Process of template comparison.
9365 * Define Subst Output Template::    Generation of output template.
9366 @end menu
9368 @node Define Subst Example
9369 @subsection @code{define_subst} Example
9370 @cindex define_subst
9372 To illustrate how @code{define_subst} works, let us examine a simple
9373 template transformation.
9375 Suppose there are two kinds of instructions: one that touches flags and
9376 the other that does not.  The instructions of the second type could be
9377 generated with the following @code{define_subst}:
9379 @smallexample
9380 (define_subst "add_clobber_subst"
9381   [(set (match_operand:SI 0 "" "")
9382         (match_operand:SI 1 "" ""))]
9383   ""
9384   [(set (match_dup 0)
9385         (match_dup 1))
9386    (clobber (reg:CC FLAGS_REG))]
9387 @end smallexample
9389 This @code{define_subst} can be applied to any RTL pattern containing
9390 @code{set} of mode SI and generates a copy with clobber when it is
9391 applied.
9393 Assume there is an RTL template for a @code{max} instruction to be used
9394 in @code{define_subst} mentioned above:
9396 @smallexample
9397 (define_insn "maxsi"
9398   [(set (match_operand:SI 0 "register_operand" "=r")
9399         (max:SI
9400           (match_operand:SI 1 "register_operand" "r")
9401           (match_operand:SI 2 "register_operand" "r")))]
9402   ""
9403   "max\t@{%2, %1, %0|%0, %1, %2@}"
9404  [@dots{}])
9405 @end smallexample
9407 To mark the RTL template for @code{define_subst} application,
9408 subst-attributes are used.  They should be declared in advance:
9410 @smallexample
9411 (define_subst_attr "add_clobber_name" "add_clobber_subst" "_noclobber" "_clobber")
9412 @end smallexample
9414 Here @samp{add_clobber_name} is the attribute name,
9415 @samp{add_clobber_subst} is the name of the corresponding
9416 @code{define_subst}, the third argument (@samp{_noclobber}) is the
9417 attribute value that would be substituted into the unchanged version of
9418 the source RTL template, and the last argument (@samp{_clobber}) is the
9419 value that would be substituted into the second, transformed,
9420 version of the RTL template.
9422 Once the subst-attribute has been defined, it should be used in RTL
9423 templates which need to be processed by the @code{define_subst}.  So,
9424 the original RTL template should be changed:
9426 @smallexample
9427 (define_insn "maxsi<add_clobber_name>"
9428   [(set (match_operand:SI 0 "register_operand" "=r")
9429         (max:SI
9430           (match_operand:SI 1 "register_operand" "r")
9431           (match_operand:SI 2 "register_operand" "r")))]
9432   ""
9433   "max\t@{%2, %1, %0|%0, %1, %2@}"
9434  [@dots{}])
9435 @end smallexample
9437 The result of the @code{define_subst} usage would look like the following:
9439 @smallexample
9440 (define_insn "maxsi_noclobber"
9441   [(set (match_operand:SI 0 "register_operand" "=r")
9442         (max:SI
9443           (match_operand:SI 1 "register_operand" "r")
9444           (match_operand:SI 2 "register_operand" "r")))]
9445   ""
9446   "max\t@{%2, %1, %0|%0, %1, %2@}"
9447  [@dots{}])
9448 (define_insn "maxsi_clobber"
9449   [(set (match_operand:SI 0 "register_operand" "=r")
9450         (max:SI
9451           (match_operand:SI 1 "register_operand" "r")
9452           (match_operand:SI 2 "register_operand" "r")))
9453    (clobber (reg:CC FLAGS_REG))]
9454   ""
9455   "max\t@{%2, %1, %0|%0, %1, %2@}"
9456  [@dots{}])
9457 @end smallexample
9459 @node Define Subst Pattern Matching
9460 @subsection Pattern Matching in @code{define_subst}
9461 @cindex define_subst
9463 All expressions, allowed in @code{define_insn} or @code{define_expand},
9464 are allowed in the input-template of @code{define_subst}, except
9465 @code{match_par_dup}, @code{match_scratch}, @code{match_parallel}. The
9466 meanings of expressions in the input-template were changed:
9468 @code{match_operand} matches any expression (possibly, a subtree in
9469 RTL-template), if modes of the @code{match_operand} and this expression
9470 are the same, or mode of the @code{match_operand} is @code{VOIDmode}, or
9471 this expression is @code{match_dup}, @code{match_op_dup}.  If the
9472 expression is @code{match_operand} too, and predicate of
9473 @code{match_operand} from the input pattern is not empty, then the
9474 predicates are compared.  That can be used for more accurate filtering
9475 of accepted RTL-templates.
9477 @code{match_operator} matches common operators (like @code{plus},
9478 @code{minus}), @code{unspec}, @code{unspec_volatile} operators and
9479 @code{match_operator}s from the original pattern if the modes match and
9480 @code{match_operator} from the input pattern has the same number of
9481 operands as the operator from the original pattern.
9483 @node Define Subst Output Template
9484 @subsection Generation of output template in @code{define_subst}
9485 @cindex define_subst
9487 If all necessary checks for @code{define_subst} application pass, a new
9488 RTL-pattern, based on the output-template, is created to replace the old
9489 template.  Like in input-patterns, meanings of some RTL expressions are
9490 changed when they are used in output-patterns of a @code{define_subst}.
9491 Thus, @code{match_dup} is used for copying the whole expression from the
9492 original pattern, which matched corresponding @code{match_operand} from
9493 the input pattern.
9495 @code{match_dup N} is used in the output template to be replaced with
9496 the expression from the original pattern, which matched
9497 @code{match_operand N} from the input pattern.  As a consequence,
9498 @code{match_dup} cannot be used to point to @code{match_operand}s from
9499 the output pattern, it should always refer to a @code{match_operand}
9500 from the input pattern.
9502 In the output template one can refer to the expressions from the
9503 original pattern and create new ones.  For instance, some operands could
9504 be added by means of standard @code{match_operand}.
9506 After replacing @code{match_dup} with some RTL-subtree from the original
9507 pattern, it could happen that several @code{match_operand}s in the
9508 output pattern have the same indexes.  It is unknown, how many and what
9509 indexes would be used in the expression which would replace
9510 @code{match_dup}, so such conflicts in indexes are inevitable.  To
9511 overcome this issue, @code{match_operands} and @code{match_operators},
9512 which were introduced into the output pattern, are renumerated when all
9513 @code{match_dup}s are replaced.
9515 Number of alternatives in @code{match_operand}s introduced into the
9516 output template @code{M} could differ from the number of alternatives in
9517 the original pattern @code{N}, so in the resultant pattern there would
9518 be @code{N*M} alternatives.  Thus, constraints from the original pattern
9519 would be duplicated @code{N} times, constraints from the output pattern
9520 would be duplicated @code{M} times, producing all possible combinations.
9521 @end ifset
9523 @ifset INTERNALS
9524 @node Constant Definitions
9525 @section Constant Definitions
9526 @cindex constant definitions
9527 @findex define_constants
9529 Using literal constants inside instruction patterns reduces legibility and
9530 can be a maintenance problem.
9532 To overcome this problem, you may use the @code{define_constants}
9533 expression.  It contains a vector of name-value pairs.  From that
9534 point on, wherever any of the names appears in the MD file, it is as
9535 if the corresponding value had been written instead.  You may use
9536 @code{define_constants} multiple times; each appearance adds more
9537 constants to the table.  It is an error to redefine a constant with
9538 a different value.
9540 To come back to the a29k load multiple example, instead of
9542 @smallexample
9543 (define_insn ""
9544   [(match_parallel 0 "load_multiple_operation"
9545      [(set (match_operand:SI 1 "gpc_reg_operand" "=r")
9546            (match_operand:SI 2 "memory_operand" "m"))
9547       (use (reg:SI 179))
9548       (clobber (reg:SI 179))])]
9549   ""
9550   "loadm 0,0,%1,%2")
9551 @end smallexample
9553 You could write:
9555 @smallexample
9556 (define_constants [
9557     (R_BP 177)
9558     (R_FC 178)
9559     (R_CR 179)
9560     (R_Q  180)
9563 (define_insn ""
9564   [(match_parallel 0 "load_multiple_operation"
9565      [(set (match_operand:SI 1 "gpc_reg_operand" "=r")
9566            (match_operand:SI 2 "memory_operand" "m"))
9567       (use (reg:SI R_CR))
9568       (clobber (reg:SI R_CR))])]
9569   ""
9570   "loadm 0,0,%1,%2")
9571 @end smallexample
9573 The constants that are defined with a define_constant are also output
9574 in the insn-codes.h header file as #defines.
9576 @cindex enumerations
9577 @findex define_c_enum
9578 You can also use the machine description file to define enumerations.
9579 Like the constants defined by @code{define_constant}, these enumerations
9580 are visible to both the machine description file and the main C code.
9582 The syntax is as follows:
9584 @smallexample
9585 (define_c_enum "@var{name}" [
9586   @var{value0}
9587   @var{value1}
9588   @dots{}
9589   @var{valuen}
9591 @end smallexample
9593 This definition causes the equivalent of the following C code to appear
9594 in @file{insn-constants.h}:
9596 @smallexample
9597 enum @var{name} @{
9598   @var{value0} = 0,
9599   @var{value1} = 1,
9600   @dots{}
9601   @var{valuen} = @var{n}
9603 #define NUM_@var{cname}_VALUES (@var{n} + 1)
9604 @end smallexample
9606 where @var{cname} is the capitalized form of @var{name}.
9607 It also makes each @var{valuei} available in the machine description
9608 file, just as if it had been declared with:
9610 @smallexample
9611 (define_constants [(@var{valuei} @var{i})])
9612 @end smallexample
9614 Each @var{valuei} is usually an upper-case identifier and usually
9615 begins with @var{cname}.
9617 You can split the enumeration definition into as many statements as
9618 you like.  The above example is directly equivalent to:
9620 @smallexample
9621 (define_c_enum "@var{name}" [@var{value0}])
9622 (define_c_enum "@var{name}" [@var{value1}])
9623 @dots{}
9624 (define_c_enum "@var{name}" [@var{valuen}])
9625 @end smallexample
9627 Splitting the enumeration helps to improve the modularity of each
9628 individual @code{.md} file.  For example, if a port defines its
9629 synchronization instructions in a separate @file{sync.md} file,
9630 it is convenient to define all synchronization-specific enumeration
9631 values in @file{sync.md} rather than in the main @file{.md} file.
9633 Some enumeration names have special significance to GCC:
9635 @table @code
9636 @item unspecv
9637 @findex unspec_volatile
9638 If an enumeration called @code{unspecv} is defined, GCC will use it
9639 when printing out @code{unspec_volatile} expressions.  For example:
9641 @smallexample
9642 (define_c_enum "unspecv" [
9643   UNSPECV_BLOCKAGE
9645 @end smallexample
9647 causes GCC to print @samp{(unspec_volatile @dots{} 0)} as:
9649 @smallexample
9650 (unspec_volatile ... UNSPECV_BLOCKAGE)
9651 @end smallexample
9653 @item unspec
9654 @findex unspec
9655 If an enumeration called @code{unspec} is defined, GCC will use
9656 it when printing out @code{unspec} expressions.  GCC will also use
9657 it when printing out @code{unspec_volatile} expressions unless an
9658 @code{unspecv} enumeration is also defined.  You can therefore
9659 decide whether to keep separate enumerations for volatile and
9660 non-volatile expressions or whether to use the same enumeration
9661 for both.
9662 @end table
9664 @findex define_enum
9665 @anchor{define_enum}
9666 Another way of defining an enumeration is to use @code{define_enum}:
9668 @smallexample
9669 (define_enum "@var{name}" [
9670   @var{value0}
9671   @var{value1}
9672   @dots{}
9673   @var{valuen}
9675 @end smallexample
9677 This directive implies:
9679 @smallexample
9680 (define_c_enum "@var{name}" [
9681   @var{cname}_@var{cvalue0}
9682   @var{cname}_@var{cvalue1}
9683   @dots{}
9684   @var{cname}_@var{cvaluen}
9686 @end smallexample
9688 @findex define_enum_attr
9689 where @var{cvaluei} is the capitalized form of @var{valuei}.
9690 However, unlike @code{define_c_enum}, the enumerations defined
9691 by @code{define_enum} can be used in attribute specifications
9692 (@pxref{define_enum_attr}).
9693 @end ifset
9694 @ifset INTERNALS
9695 @node Iterators
9696 @section Iterators
9697 @cindex iterators in @file{.md} files
9699 Ports often need to define similar patterns for more than one machine
9700 mode or for more than one rtx code.  GCC provides some simple iterator
9701 facilities to make this process easier.
9703 @menu
9704 * Mode Iterators::         Generating variations of patterns for different modes.
9705 * Code Iterators::         Doing the same for codes.
9706 * Int Iterators::          Doing the same for integers.
9707 * Subst Iterators::        Generating variations of patterns for define_subst.
9708 @end menu
9710 @node Mode Iterators
9711 @subsection Mode Iterators
9712 @cindex mode iterators in @file{.md} files
9714 Ports often need to define similar patterns for two or more different modes.
9715 For example:
9717 @itemize @bullet
9718 @item
9719 If a processor has hardware support for both single and double
9720 floating-point arithmetic, the @code{SFmode} patterns tend to be
9721 very similar to the @code{DFmode} ones.
9723 @item
9724 If a port uses @code{SImode} pointers in one configuration and
9725 @code{DImode} pointers in another, it will usually have very similar
9726 @code{SImode} and @code{DImode} patterns for manipulating pointers.
9727 @end itemize
9729 Mode iterators allow several patterns to be instantiated from one
9730 @file{.md} file template.  They can be used with any type of
9731 rtx-based construct, such as a @code{define_insn},
9732 @code{define_split}, or @code{define_peephole2}.
9734 @menu
9735 * Defining Mode Iterators:: Defining a new mode iterator.
9736 * Substitutions::           Combining mode iterators with substitutions
9737 * Examples::                Examples
9738 @end menu
9740 @node Defining Mode Iterators
9741 @subsubsection Defining Mode Iterators
9742 @findex define_mode_iterator
9744 The syntax for defining a mode iterator is:
9746 @smallexample
9747 (define_mode_iterator @var{name} [(@var{mode1} "@var{cond1}") @dots{} (@var{moden} "@var{condn}")])
9748 @end smallexample
9750 This allows subsequent @file{.md} file constructs to use the mode suffix
9751 @code{:@var{name}}.  Every construct that does so will be expanded
9752 @var{n} times, once with every use of @code{:@var{name}} replaced by
9753 @code{:@var{mode1}}, once with every use replaced by @code{:@var{mode2}},
9754 and so on.  In the expansion for a particular @var{modei}, every
9755 C condition will also require that @var{condi} be true.
9757 For example:
9759 @smallexample
9760 (define_mode_iterator P [(SI "Pmode == SImode") (DI "Pmode == DImode")])
9761 @end smallexample
9763 defines a new mode suffix @code{:P}.  Every construct that uses
9764 @code{:P} will be expanded twice, once with every @code{:P} replaced
9765 by @code{:SI} and once with every @code{:P} replaced by @code{:DI}.
9766 The @code{:SI} version will only apply if @code{Pmode == SImode} and
9767 the @code{:DI} version will only apply if @code{Pmode == DImode}.
9769 As with other @file{.md} conditions, an empty string is treated
9770 as ``always true''.  @code{(@var{mode} "")} can also be abbreviated
9771 to @code{@var{mode}}.  For example:
9773 @smallexample
9774 (define_mode_iterator GPR [SI (DI "TARGET_64BIT")])
9775 @end smallexample
9777 means that the @code{:DI} expansion only applies if @code{TARGET_64BIT}
9778 but that the @code{:SI} expansion has no such constraint.
9780 Iterators are applied in the order they are defined.  This can be
9781 significant if two iterators are used in a construct that requires
9782 substitutions.  @xref{Substitutions}.
9784 @node Substitutions
9785 @subsubsection Substitution in Mode Iterators
9786 @findex define_mode_attr
9788 If an @file{.md} file construct uses mode iterators, each version of the
9789 construct will often need slightly different strings or modes.  For
9790 example:
9792 @itemize @bullet
9793 @item
9794 When a @code{define_expand} defines several @code{add@var{m}3} patterns
9795 (@pxref{Standard Names}), each expander will need to use the
9796 appropriate mode name for @var{m}.
9798 @item
9799 When a @code{define_insn} defines several instruction patterns,
9800 each instruction will often use a different assembler mnemonic.
9802 @item
9803 When a @code{define_insn} requires operands with different modes,
9804 using an iterator for one of the operand modes usually requires a specific
9805 mode for the other operand(s).
9806 @end itemize
9808 GCC supports such variations through a system of ``mode attributes''.
9809 There are two standard attributes: @code{mode}, which is the name of
9810 the mode in lower case, and @code{MODE}, which is the same thing in
9811 upper case.  You can define other attributes using:
9813 @smallexample
9814 (define_mode_attr @var{name} [(@var{mode1} "@var{value1}") @dots{} (@var{moden} "@var{valuen}")])
9815 @end smallexample
9817 where @var{name} is the name of the attribute and @var{valuei}
9818 is the value associated with @var{modei}.
9820 When GCC replaces some @var{:iterator} with @var{:mode}, it will scan
9821 each string and mode in the pattern for sequences of the form
9822 @code{<@var{iterator}:@var{attr}>}, where @var{attr} is the name of a
9823 mode attribute.  If the attribute is defined for @var{mode}, the whole
9824 @code{<@dots{}>} sequence will be replaced by the appropriate attribute
9825 value.
9827 For example, suppose an @file{.md} file has:
9829 @smallexample
9830 (define_mode_iterator P [(SI "Pmode == SImode") (DI "Pmode == DImode")])
9831 (define_mode_attr load [(SI "lw") (DI "ld")])
9832 @end smallexample
9834 If one of the patterns that uses @code{:P} contains the string
9835 @code{"<P:load>\t%0,%1"}, the @code{SI} version of that pattern
9836 will use @code{"lw\t%0,%1"} and the @code{DI} version will use
9837 @code{"ld\t%0,%1"}.
9839 Here is an example of using an attribute for a mode:
9841 @smallexample
9842 (define_mode_iterator LONG [SI DI])
9843 (define_mode_attr SHORT [(SI "HI") (DI "SI")])
9844 (define_insn @dots{}
9845   (sign_extend:LONG (match_operand:<LONG:SHORT> @dots{})) @dots{})
9846 @end smallexample
9848 The @code{@var{iterator}:} prefix may be omitted, in which case the
9849 substitution will be attempted for every iterator expansion.
9851 @node Examples
9852 @subsubsection Mode Iterator Examples
9854 Here is an example from the MIPS port.  It defines the following
9855 modes and attributes (among others):
9857 @smallexample
9858 (define_mode_iterator GPR [SI (DI "TARGET_64BIT")])
9859 (define_mode_attr d [(SI "") (DI "d")])
9860 @end smallexample
9862 and uses the following template to define both @code{subsi3}
9863 and @code{subdi3}:
9865 @smallexample
9866 (define_insn "sub<mode>3"
9867   [(set (match_operand:GPR 0 "register_operand" "=d")
9868         (minus:GPR (match_operand:GPR 1 "register_operand" "d")
9869                    (match_operand:GPR 2 "register_operand" "d")))]
9870   ""
9871   "<d>subu\t%0,%1,%2"
9872   [(set_attr "type" "arith")
9873    (set_attr "mode" "<MODE>")])
9874 @end smallexample
9876 This is exactly equivalent to:
9878 @smallexample
9879 (define_insn "subsi3"
9880   [(set (match_operand:SI 0 "register_operand" "=d")
9881         (minus:SI (match_operand:SI 1 "register_operand" "d")
9882                   (match_operand:SI 2 "register_operand" "d")))]
9883   ""
9884   "subu\t%0,%1,%2"
9885   [(set_attr "type" "arith")
9886    (set_attr "mode" "SI")])
9888 (define_insn "subdi3"
9889   [(set (match_operand:DI 0 "register_operand" "=d")
9890         (minus:DI (match_operand:DI 1 "register_operand" "d")
9891                   (match_operand:DI 2 "register_operand" "d")))]
9892   ""
9893   "dsubu\t%0,%1,%2"
9894   [(set_attr "type" "arith")
9895    (set_attr "mode" "DI")])
9896 @end smallexample
9898 @node Code Iterators
9899 @subsection Code Iterators
9900 @cindex code iterators in @file{.md} files
9901 @findex define_code_iterator
9902 @findex define_code_attr
9904 Code iterators operate in a similar way to mode iterators.  @xref{Mode Iterators}.
9906 The construct:
9908 @smallexample
9909 (define_code_iterator @var{name} [(@var{code1} "@var{cond1}") @dots{} (@var{coden} "@var{condn}")])
9910 @end smallexample
9912 defines a pseudo rtx code @var{name} that can be instantiated as
9913 @var{codei} if condition @var{condi} is true.  Each @var{codei}
9914 must have the same rtx format.  @xref{RTL Classes}.
9916 As with mode iterators, each pattern that uses @var{name} will be
9917 expanded @var{n} times, once with all uses of @var{name} replaced by
9918 @var{code1}, once with all uses replaced by @var{code2}, and so on.
9919 @xref{Defining Mode Iterators}.
9921 It is possible to define attributes for codes as well as for modes.
9922 There are two standard code attributes: @code{code}, the name of the
9923 code in lower case, and @code{CODE}, the name of the code in upper case.
9924 Other attributes are defined using:
9926 @smallexample
9927 (define_code_attr @var{name} [(@var{code1} "@var{value1}") @dots{} (@var{coden} "@var{valuen}")])
9928 @end smallexample
9930 Here's an example of code iterators in action, taken from the MIPS port:
9932 @smallexample
9933 (define_code_iterator any_cond [unordered ordered unlt unge uneq ltgt unle ungt
9934                                 eq ne gt ge lt le gtu geu ltu leu])
9936 (define_expand "b<code>"
9937   [(set (pc)
9938         (if_then_else (any_cond:CC (cc0)
9939                                    (const_int 0))
9940                       (label_ref (match_operand 0 ""))
9941                       (pc)))]
9942   ""
9944   gen_conditional_branch (operands, <CODE>);
9945   DONE;
9947 @end smallexample
9949 This is equivalent to:
9951 @smallexample
9952 (define_expand "bunordered"
9953   [(set (pc)
9954         (if_then_else (unordered:CC (cc0)
9955                                     (const_int 0))
9956                       (label_ref (match_operand 0 ""))
9957                       (pc)))]
9958   ""
9960   gen_conditional_branch (operands, UNORDERED);
9961   DONE;
9964 (define_expand "bordered"
9965   [(set (pc)
9966         (if_then_else (ordered:CC (cc0)
9967                                   (const_int 0))
9968                       (label_ref (match_operand 0 ""))
9969                       (pc)))]
9970   ""
9972   gen_conditional_branch (operands, ORDERED);
9973   DONE;
9976 @dots{}
9977 @end smallexample
9979 @node Int Iterators
9980 @subsection Int Iterators
9981 @cindex int iterators in @file{.md} files
9982 @findex define_int_iterator
9983 @findex define_int_attr
9985 Int iterators operate in a similar way to code iterators.  @xref{Code Iterators}.
9987 The construct:
9989 @smallexample
9990 (define_int_iterator @var{name} [(@var{int1} "@var{cond1}") @dots{} (@var{intn} "@var{condn}")])
9991 @end smallexample
9993 defines a pseudo integer constant @var{name} that can be instantiated as
9994 @var{inti} if condition @var{condi} is true.  Each @var{int}
9995 must have the same rtx format.  @xref{RTL Classes}. Int iterators can appear
9996 in only those rtx fields that have 'i' as the specifier. This means that
9997 each @var{int} has to be a constant defined using define_constant or
9998 define_c_enum.
10000 As with mode and code iterators, each pattern that uses @var{name} will be
10001 expanded @var{n} times, once with all uses of @var{name} replaced by
10002 @var{int1}, once with all uses replaced by @var{int2}, and so on.
10003 @xref{Defining Mode Iterators}.
10005 It is possible to define attributes for ints as well as for codes and modes.
10006 Attributes are defined using:
10008 @smallexample
10009 (define_int_attr @var{name} [(@var{int1} "@var{value1}") @dots{} (@var{intn} "@var{valuen}")])
10010 @end smallexample
10012 Here's an example of int iterators in action, taken from the ARM port:
10014 @smallexample
10015 (define_int_iterator QABSNEG [UNSPEC_VQABS UNSPEC_VQNEG])
10017 (define_int_attr absneg [(UNSPEC_VQABS "abs") (UNSPEC_VQNEG "neg")])
10019 (define_insn "neon_vq<absneg><mode>"
10020   [(set (match_operand:VDQIW 0 "s_register_operand" "=w")
10021         (unspec:VDQIW [(match_operand:VDQIW 1 "s_register_operand" "w")
10022                        (match_operand:SI 2 "immediate_operand" "i")]
10023                       QABSNEG))]
10024   "TARGET_NEON"
10025   "vq<absneg>.<V_s_elem>\t%<V_reg>0, %<V_reg>1"
10026   [(set_attr "type" "neon_vqneg_vqabs")]
10029 @end smallexample
10031 This is equivalent to:
10033 @smallexample
10034 (define_insn "neon_vqabs<mode>"
10035   [(set (match_operand:VDQIW 0 "s_register_operand" "=w")
10036         (unspec:VDQIW [(match_operand:VDQIW 1 "s_register_operand" "w")
10037                        (match_operand:SI 2 "immediate_operand" "i")]
10038                       UNSPEC_VQABS))]
10039   "TARGET_NEON"
10040   "vqabs.<V_s_elem>\t%<V_reg>0, %<V_reg>1"
10041   [(set_attr "type" "neon_vqneg_vqabs")]
10044 (define_insn "neon_vqneg<mode>"
10045   [(set (match_operand:VDQIW 0 "s_register_operand" "=w")
10046         (unspec:VDQIW [(match_operand:VDQIW 1 "s_register_operand" "w")
10047                        (match_operand:SI 2 "immediate_operand" "i")]
10048                       UNSPEC_VQNEG))]
10049   "TARGET_NEON"
10050   "vqneg.<V_s_elem>\t%<V_reg>0, %<V_reg>1"
10051   [(set_attr "type" "neon_vqneg_vqabs")]
10054 @end smallexample
10056 @node Subst Iterators
10057 @subsection Subst Iterators
10058 @cindex subst iterators in @file{.md} files
10059 @findex define_subst
10060 @findex define_subst_attr
10062 Subst iterators are special type of iterators with the following
10063 restrictions: they could not be declared explicitly, they always have
10064 only two values, and they do not have explicit dedicated name.
10065 Subst-iterators are triggered only when corresponding subst-attribute is
10066 used in RTL-pattern.
10068 Subst iterators transform templates in the following way: the templates
10069 are duplicated, the subst-attributes in these templates are replaced
10070 with the corresponding values, and a new attribute is implicitly added
10071 to the given @code{define_insn}/@code{define_expand}.  The name of the
10072 added attribute matches the name of @code{define_subst}.  Such
10073 attributes are declared implicitly, and it is not allowed to have a
10074 @code{define_attr} named as a @code{define_subst}.
10076 Each subst iterator is linked to a @code{define_subst}.  It is declared
10077 implicitly by the first appearance of the corresponding
10078 @code{define_subst_attr}, and it is not allowed to define it explicitly.
10080 Declarations of subst-attributes have the following syntax:
10082 @findex define_subst_attr
10083 @smallexample
10084 (define_subst_attr "@var{name}"
10085   "@var{subst-name}"
10086   "@var{no-subst-value}"
10087   "@var{subst-applied-value}")
10088 @end smallexample
10090 @var{name} is a string with which the given subst-attribute could be
10091 referred to.
10093 @var{subst-name} shows which @code{define_subst} should be applied to an
10094 RTL-template if the given subst-attribute is present in the
10095 RTL-template.
10097 @var{no-subst-value} is a value with which subst-attribute would be
10098 replaced in the first copy of the original RTL-template.
10100 @var{subst-applied-value} is a value with which subst-attribute would be
10101 replaced in the second copy of the original RTL-template.
10103 @end ifset