gcc/config/rs6000/6xx.md

   1 ;; Scheduling description for PowerPC 604, PowerPC 604e, PowerPC 620,
   2 ;; and PowerPC 630 processors.
   3 ;;   Copyright (C) 2003, 2004 Free Software Foundation, Inc.
   4 ;;
   5 ;; This file is part of GCC.
   6
   7 ;; GCC is free software; you can redistribute it and/or modify it
   8 ;; under the terms of the GNU General Public License as published
   9 ;; by the Free Software Foundation; either version 2, or (at your
  10 ;; option) any later version.
  11
  12 ;; GCC is distributed in the hope that it will be useful, but WITHOUT
  13 ;; ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
  14 ;; or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public
  15 ;; License for more details.
  16
  17 ;; You should have received a copy of the GNU General Public License
  18 ;; along with GCC; see the file COPYING.  If not, write to the
  19 ;; Free Software Foundation, 51 Franklin Street, Fifth Floor, Boston,
  20 ;; MA 02110-1301, USA.
  21
  22 (define_automaton "ppc6xx,ppc6xxfp,ppc6xxfp2")
  23 (define_cpu_unit "iu1_6xx,iu2_6xx,mciu_6xx" "ppc6xx")
  24 (define_cpu_unit "fpu_6xx" "ppc6xxfp")
  25 (define_cpu_unit "fpu1_6xx,fpu2_6xx" "ppc6xxfp2")
  26 (define_cpu_unit "lsu_6xx,bpu_6xx,cru_6xx" "ppc6xx")
  27
  28 ;; PPC604  32-bit 2xSCIU, MCIU, LSU, FPU, BPU
  29 ;; PPC604e  32-bit 2xSCIU, MCIU, LSU, FPU, BPU, CRU
  30 ;; MCIU used for imul/idiv and moves from/to spr
  31 ;; LSU 2 stage pipelined
  32 ;; FPU 3 stage pipelined
  33 ;; Max issue 4 insns/clock cycle
  34
  35 ;; PPC604e is PPC604 with larger caches and a CRU.  In the 604
  36 ;; the CR logical operations are handled in the BPU.
  37 ;; In the 604e, the CRU shares bus with BPU so only one condition
  38 ;; register or branch insn can be issued per clock.  Not modelled.
  39
  40 ;; PPC620  64-bit 2xSCIU, MCIU, LSU, FPU, BPU, CRU
  41 ;; PPC630 64-bit 2xSCIU, MCIU, LSU, 2xFPU, BPU, CRU
  42 ;; Max issue 4 insns/clock cycle
  43 ;; Out-of-order execution, in-order completion
  44
  45 ;; No following instruction can dispatch in the same cycle as a branch
  46 ;; instruction.  Not modelled.  This is no problem if RCSP is not
  47 ;; enabled since the scheduler stops a schedule when it gets to a branch.
  48
  49 ;; Four insns can be dispatched per cycle.
  50
  51 (define_insn_reservation "ppc604-load" 2
  52   (and (eq_attr "type" "load,load_ext,load_ext_u,load_ext_ux,load_ux,load_u")
  53        (eq_attr "cpu" "ppc604,ppc604e,ppc620,ppc630"))
  54   "lsu_6xx")
  55
  56 (define_insn_reservation "ppc604-fpload" 3
  57   (and (eq_attr "type" "fpload,fpload_ux,fpload_u")
  58        (eq_attr "cpu" "ppc604,ppc604e,ppc620,ppc630"))
  59   "lsu_6xx")
  60
  61 (define_insn_reservation "ppc604-store" 3
  62   (and (eq_attr "type" "store,fpstore,store_ux,store_u,fpstore_ux,fpstore_u")
  63        (eq_attr "cpu" "ppc604,ppc604e,ppc620,ppc630"))
  64   "lsu_6xx")
  65
  66 (define_insn_reservation "ppc604-llsc" 3
  67   (and (eq_attr "type" "load_l,store_c")
  68        (eq_attr "cpu" "ppc604,ppc604e"))
  69   "lsu_6xx")
  70
  71 (define_insn_reservation "ppc630-llsc" 4
  72   (and (eq_attr "type" "load_l,store_c")
  73        (eq_attr "cpu" "ppc620,ppc630"))
  74   "lsu_6xx")
  75
  76 (define_insn_reservation "ppc604-integer" 1
  77   (and (eq_attr "type" "integer,insert_word,insert_dword,shift,trap,\
  78                         var_shift_rotate,cntlz,exts")
  79        (eq_attr "cpu" "ppc604,ppc604e,ppc620,ppc630"))
  80   "iu1_6xx|iu2_6xx")
  81
  82 (define_insn_reservation "ppc604-two" 1
  83   (and (eq_attr "type" "two")
  84        (eq_attr "cpu" "ppc604,ppc604e,ppc620,ppc630"))
  85   "iu1_6xx|iu2_6xx,iu1_6xx|iu2_6xx")
  86
  87 (define_insn_reservation "ppc604-three" 1
  88   (and (eq_attr "type" "three")
  89        (eq_attr "cpu" "ppc604,ppc604e,ppc620,ppc630"))
  90   "iu1_6xx|iu2_6xx,iu1_6xx|iu2_6xx,iu1_6xx|iu2_6xx")
  91
  92 (define_insn_reservation "ppc604-imul" 4
  93   (and (eq_attr "type" "imul,imul2,imul3,imul_compare")
  94        (eq_attr "cpu" "ppc604"))
  95   "mciu_6xx*2")
  96
  97 (define_insn_reservation "ppc604e-imul" 2
  98   (and (eq_attr "type" "imul,imul2,imul3,imul_compare")
  99        (eq_attr "cpu" "ppc604e"))
 100   "mciu_6xx")
 101
 102 (define_insn_reservation "ppc620-imul" 5
 103   (and (eq_attr "type" "imul,imul_compare")
 104        (eq_attr "cpu" "ppc620,ppc630"))
 105   "mciu_6xx*3")
 106
 107 (define_insn_reservation "ppc620-imul2" 4
 108   (and (eq_attr "type" "imul2")
 109        (eq_attr "cpu" "ppc620,ppc630"))
 110   "mciu_6xx*3")
 111
 112 (define_insn_reservation "ppc620-imul3" 3
 113   (and (eq_attr "type" "imul3")
 114        (eq_attr "cpu" "ppc620,ppc630"))
 115   "mciu_6xx*3")
 116
 117 (define_insn_reservation "ppc620-lmul" 7
 118   (and (eq_attr "type" "lmul,lmul_compare")
 119        (eq_attr "cpu" "ppc620,ppc630"))
 120   "mciu_6xx*5")
 121
 122 (define_insn_reservation "ppc604-idiv" 20
 123   (and (eq_attr "type" "idiv")
 124        (eq_attr "cpu" "ppc604,ppc604e"))
 125   "mciu_6xx*19")
 126
 127 (define_insn_reservation "ppc620-idiv" 37
 128   (and (eq_attr "type" "idiv")
 129        (eq_attr "cpu" "ppc620"))
 130   "mciu_6xx*36")
 131
 132 (define_insn_reservation "ppc630-idiv" 21
 133   (and (eq_attr "type" "idiv")
 134        (eq_attr "cpu" "ppc630"))
 135   "mciu_6xx*20")
 136
 137 (define_insn_reservation "ppc620-ldiv" 37
 138   (and (eq_attr "type" "ldiv")
 139        (eq_attr "cpu" "ppc620,ppc630"))
 140   "mciu_6xx*36")
 141
 142 (define_insn_reservation "ppc604-compare" 3
 143   (and (eq_attr "type" "cmp,fast_compare,compare,delayed_compare,\
 144                         var_delayed_compare")
 145        (eq_attr "cpu" "ppc604,ppc604e,ppc620,ppc630"))
 146   "(iu1_6xx|iu2_6xx)")
 147
 148 ; FPU PPC604{,e},PPC620
 149 (define_insn_reservation "ppc604-fpcompare" 5
 150   (and (eq_attr "type" "fpcompare")
 151        (eq_attr "cpu" "ppc604,ppc604e,ppc620"))
 152   "fpu_6xx")
 153
 154 (define_insn_reservation "ppc604-fp" 3
 155   (and (eq_attr "type" "fp")
 156        (eq_attr "cpu" "ppc604,ppc604e,ppc620"))
 157   "fpu_6xx")
 158
 159 (define_insn_reservation "ppc604-dmul" 3
 160   (and (eq_attr "type" "dmul")
 161        (eq_attr "cpu" "ppc604,ppc604e,ppc620"))
 162   "fpu_6xx")
 163
 164 ; Divides are not pipelined
 165 (define_insn_reservation "ppc604-sdiv" 18
 166   (and (eq_attr "type" "sdiv")
 167        (eq_attr "cpu" "ppc604,ppc604e,ppc620"))
 168   "fpu_6xx*18")
 169
 170 (define_insn_reservation "ppc604-ddiv" 32
 171   (and (eq_attr "type" "ddiv")
 172        (eq_attr "cpu" "ppc604,ppc604e,ppc620"))
 173   "fpu_6xx*32")
 174
 175 (define_insn_reservation "ppc620-ssqrt" 31
 176   (and (eq_attr "type" "ssqrt")
 177        (eq_attr "cpu" "ppc620"))
 178   "fpu_6xx*31")
 179
 180 (define_insn_reservation "ppc620-dsqrt" 31
 181   (and (eq_attr "type" "dsqrt")
 182        (eq_attr "cpu" "ppc620"))
 183   "fpu_6xx*31")
 184
 185
 186 ; 2xFPU PPC630
 187 (define_insn_reservation "ppc630-fpcompare" 5
 188   (and (eq_attr "type" "fpcompare")
 189        (eq_attr "cpu" "ppc630"))
 190   "fpu1_6xx|fpu2_6xx")
 191
 192 (define_insn_reservation "ppc630-fp" 3
 193   (and (eq_attr "type" "fp,dmul")
 194        (eq_attr "cpu" "ppc630"))
 195   "fpu1_6xx|fpu2_6xx")
 196
 197 (define_insn_reservation "ppc630-sdiv" 17
 198   (and (eq_attr "type" "sdiv")
 199        (eq_attr "cpu" "ppc630"))
 200   "fpu1_6xx*17|fpu2_6xx*17")
 201
 202 (define_insn_reservation "ppc630-ddiv" 21
 203   (and (eq_attr "type" "ddiv")
 204        (eq_attr "cpu" "ppc630"))
 205   "fpu1_6xx*21|fpu2_6xx*21")
 206
 207 (define_insn_reservation "ppc630-ssqrt" 18
 208   (and (eq_attr "type" "ssqrt")
 209        (eq_attr "cpu" "ppc630"))
 210   "fpu1_6xx*18|fpu2_6xx*18")
 211
 212 (define_insn_reservation "ppc630-dsqrt" 25
 213   (and (eq_attr "type" "dsqrt")
 214        (eq_attr "cpu" "ppc630"))
 215   "fpu1_6xx*25|fpu2_6xx*25")
 216
 217 (define_insn_reservation "ppc604-mfcr" 3
 218   (and (eq_attr "type" "mfcr")
 219        (eq_attr "cpu" "ppc604,ppc604e,ppc620,ppc630"))
 220   "mciu_6xx")
 221
 222 (define_insn_reservation "ppc604-mtcr" 2
 223   (and (eq_attr "type" "mtcr")
 224        (eq_attr "cpu" "ppc604,ppc604e,ppc620,ppc630"))
 225   "iu1_6xx|iu2_6xx")
 226
 227 (define_insn_reservation "ppc604-crlogical" 2
 228   (and (eq_attr "type" "cr_logical,delayed_cr")
 229        (eq_attr "cpu" "ppc604"))
 230   "bpu_6xx")
 231
 232 (define_insn_reservation "ppc604e-crlogical" 2
 233   (and (eq_attr "type" "cr_logical,delayed_cr")
 234        (eq_attr "cpu" "ppc604e,ppc620,ppc630"))
 235   "cru_6xx")
 236
 237 (define_insn_reservation "ppc604-mtjmpr" 2
 238   (and (eq_attr "type" "mtjmpr")
 239        (eq_attr "cpu" "ppc604,ppc604e,ppc620,ppc630"))
 240   "mciu_6xx")
 241
 242 (define_insn_reservation "ppc604-mfjmpr" 3
 243   (and (eq_attr "type" "mfjmpr")
 244        (eq_attr "cpu" "ppc604,ppc604e,ppc620"))
 245   "mciu_6xx")
 246
 247 (define_insn_reservation "ppc630-mfjmpr" 2
 248   (and (eq_attr "type" "mfjmpr")
 249        (eq_attr "cpu" "ppc630"))
 250   "mciu_6xx")
 251
 252 (define_insn_reservation "ppc604-jmpreg" 1
 253   (and (eq_attr "type" "jmpreg,branch")
 254        (eq_attr "cpu" "ppc604,ppc604e,ppc620,ppc630"))
 255   "bpu_6xx")
 256
 257 (define_insn_reservation "ppc604-isync" 0
 258   (and (eq_attr "type" "isync")
 259        (eq_attr "cpu" "ppc604,ppc604e"))
 260   "bpu_6xx")
 261
 262 (define_insn_reservation "ppc630-isync" 6
 263   (and (eq_attr "type" "isync")
 264        (eq_attr "cpu" "ppc620,ppc630"))
 265   "bpu_6xx")
 266
 267 (define_insn_reservation "ppc604-sync" 35
 268   (and (eq_attr "type" "sync")
 269        (eq_attr "cpu" "ppc604,ppc604e"))
 270   "lsu_6xx")
 271
 272 (define_insn_reservation "ppc630-sync" 26
 273   (and (eq_attr "type" "sync")
 274        (eq_attr "cpu" "ppc620,ppc630"))
 275   "lsu_6xx")
 276