[ARM] Fix typo in comment in arm_expand_prologue
[official-gcc.git] / gcc / doc / md.texi
blobe3daceacf52d8d067f05891598806d2820f22136
1 @c Copyright (C) 1988-2017 Free Software Foundation, Inc.
2 @c This is part of the GCC manual.
3 @c For copying conditions, see the file gcc.texi.
5 @ifset INTERNALS
6 @node Machine Desc
7 @chapter Machine Descriptions
8 @cindex machine descriptions
10 A machine description has two parts: a file of instruction patterns
11 (@file{.md} file) and a C header file of macro definitions.
13 The @file{.md} file for a target machine contains a pattern for each
14 instruction that the target machine supports (or at least each instruction
15 that is worth telling the compiler about).  It may also contain comments.
16 A semicolon causes the rest of the line to be a comment, unless the semicolon
17 is inside a quoted string.
19 See the next chapter for information on the C header file.
21 @menu
22 * Overview::            How the machine description is used.
23 * Patterns::            How to write instruction patterns.
24 * Example::             An explained example of a @code{define_insn} pattern.
25 * RTL Template::        The RTL template defines what insns match a pattern.
26 * Output Template::     The output template says how to make assembler code
27                         from such an insn.
28 * Output Statement::    For more generality, write C code to output
29                         the assembler code.
30 * Predicates::          Controlling what kinds of operands can be used
31                         for an insn.
32 * Constraints::         Fine-tuning operand selection.
33 * Standard Names::      Names mark patterns to use for code generation.
34 * Pattern Ordering::    When the order of patterns makes a difference.
35 * Dependent Patterns::  Having one pattern may make you need another.
36 * Jump Patterns::       Special considerations for patterns for jump insns.
37 * Looping Patterns::    How to define patterns for special looping insns.
38 * Insn Canonicalizations::Canonicalization of Instructions
39 * Expander Definitions::Generating a sequence of several RTL insns
40                         for a standard operation.
41 * Insn Splitting::      Splitting Instructions into Multiple Instructions.
42 * Including Patterns::  Including Patterns in Machine Descriptions.
43 * Peephole Definitions::Defining machine-specific peephole optimizations.
44 * Insn Attributes::     Specifying the value of attributes for generated insns.
45 * Conditional Execution::Generating @code{define_insn} patterns for
46                          predication.
47 * Define Subst::        Generating @code{define_insn} and @code{define_expand}
48                         patterns from other patterns.
49 * Constant Definitions::Defining symbolic constants that can be used in the
50                         md file.
51 * Iterators::           Using iterators to generate patterns from a template.
52 @end menu
54 @node Overview
55 @section Overview of How the Machine Description is Used
57 There are three main conversions that happen in the compiler:
59 @enumerate
61 @item
62 The front end reads the source code and builds a parse tree.
64 @item
65 The parse tree is used to generate an RTL insn list based on named
66 instruction patterns.
68 @item
69 The insn list is matched against the RTL templates to produce assembler
70 code.
72 @end enumerate
74 For the generate pass, only the names of the insns matter, from either a
75 named @code{define_insn} or a @code{define_expand}.  The compiler will
76 choose the pattern with the right name and apply the operands according
77 to the documentation later in this chapter, without regard for the RTL
78 template or operand constraints.  Note that the names the compiler looks
79 for are hard-coded in the compiler---it will ignore unnamed patterns and
80 patterns with names it doesn't know about, but if you don't provide a
81 named pattern it needs, it will abort.
83 If a @code{define_insn} is used, the template given is inserted into the
84 insn list.  If a @code{define_expand} is used, one of three things
85 happens, based on the condition logic.  The condition logic may manually
86 create new insns for the insn list, say via @code{emit_insn()}, and
87 invoke @code{DONE}.  For certain named patterns, it may invoke @code{FAIL} to tell the
88 compiler to use an alternate way of performing that task.  If it invokes
89 neither @code{DONE} nor @code{FAIL}, the template given in the pattern
90 is inserted, as if the @code{define_expand} were a @code{define_insn}.
92 Once the insn list is generated, various optimization passes convert,
93 replace, and rearrange the insns in the insn list.  This is where the
94 @code{define_split} and @code{define_peephole} patterns get used, for
95 example.
97 Finally, the insn list's RTL is matched up with the RTL templates in the
98 @code{define_insn} patterns, and those patterns are used to emit the
99 final assembly code.  For this purpose, each named @code{define_insn}
100 acts like it's unnamed, since the names are ignored.
102 @node Patterns
103 @section Everything about Instruction Patterns
104 @cindex patterns
105 @cindex instruction patterns
107 @findex define_insn
108 A @code{define_insn} expression is used to define instruction patterns
109 to which insns may be matched.  A @code{define_insn} expression contains
110 an incomplete RTL expression, with pieces to be filled in later, operand
111 constraints that restrict how the pieces can be filled in, and an output
112 template or C code to generate the assembler output.
114 A @code{define_insn} is an RTL expression containing four or five operands:
116 @enumerate
117 @item
118 An optional name.  The presence of a name indicate that this instruction
119 pattern can perform a certain standard job for the RTL-generation
120 pass of the compiler.  This pass knows certain names and will use
121 the instruction patterns with those names, if the names are defined
122 in the machine description.
124 The absence of a name is indicated by writing an empty string
125 where the name should go.  Nameless instruction patterns are never
126 used for generating RTL code, but they may permit several simpler insns
127 to be combined later on.
129 Names that are not thus known and used in RTL-generation have no
130 effect; they are equivalent to no name at all.
132 For the purpose of debugging the compiler, you may also specify a
133 name beginning with the @samp{*} character.  Such a name is used only
134 for identifying the instruction in RTL dumps; it is equivalent to having
135 a nameless pattern for all other purposes.  Names beginning with the
136 @samp{*} character are not required to be unique.
138 @item
139 The @dfn{RTL template}: This is a vector of incomplete RTL expressions
140 which describe the semantics of the instruction (@pxref{RTL Template}).
141 It is incomplete because it may contain @code{match_operand},
142 @code{match_operator}, and @code{match_dup} expressions that stand for
143 operands of the instruction.
145 If the vector has multiple elements, the RTL template is treated as a
146 @code{parallel} expression.
148 @item
149 @cindex pattern conditions
150 @cindex conditions, in patterns
151 The condition: This is a string which contains a C expression.  When the
152 compiler attempts to match RTL against a pattern, the condition is
153 evaluated.  If the condition evaluates to @code{true}, the match is
154 permitted.  The condition may be an empty string, which is treated
155 as always @code{true}.
157 @cindex named patterns and conditions
158 For a named pattern, the condition may not depend on the data in the
159 insn being matched, but only the target-machine-type flags.  The compiler
160 needs to test these conditions during initialization in order to learn
161 exactly which named instructions are available in a particular run.
163 @findex operands
164 For nameless patterns, the condition is applied only when matching an
165 individual insn, and only after the insn has matched the pattern's
166 recognition template.  The insn's operands may be found in the vector
167 @code{operands}.
169 For an insn where the condition has once matched, it
170 cannot later be used to control register allocation by excluding
171 certain register or value combinations.
173 @item
174 The @dfn{output template} or @dfn{output statement}: This is either
175 a string, or a fragment of C code which returns a string.
177 When simple substitution isn't general enough, you can specify a piece
178 of C code to compute the output.  @xref{Output Statement}.
180 @item
181 The @dfn{insn attributes}: This is an optional vector containing the values of
182 attributes for insns matching this pattern (@pxref{Insn Attributes}).
183 @end enumerate
185 @node Example
186 @section Example of @code{define_insn}
187 @cindex @code{define_insn} example
189 Here is an example of an instruction pattern, taken from the machine
190 description for the 68000/68020.
192 @smallexample
193 (define_insn "tstsi"
194   [(set (cc0)
195         (match_operand:SI 0 "general_operand" "rm"))]
196   ""
197   "*
199   if (TARGET_68020 || ! ADDRESS_REG_P (operands[0]))
200     return \"tstl %0\";
201   return \"cmpl #0,%0\";
202 @}")
203 @end smallexample
205 @noindent
206 This can also be written using braced strings:
208 @smallexample
209 (define_insn "tstsi"
210   [(set (cc0)
211         (match_operand:SI 0 "general_operand" "rm"))]
212   ""
214   if (TARGET_68020 || ! ADDRESS_REG_P (operands[0]))
215     return "tstl %0";
216   return "cmpl #0,%0";
218 @end smallexample
220 This describes an instruction which sets the condition codes based on the
221 value of a general operand.  It has no condition, so any insn with an RTL
222 description of the form shown may be matched to this pattern.  The name
223 @samp{tstsi} means ``test a @code{SImode} value'' and tells the RTL
224 generation pass that, when it is necessary to test such a value, an insn
225 to do so can be constructed using this pattern.
227 The output control string is a piece of C code which chooses which
228 output template to return based on the kind of operand and the specific
229 type of CPU for which code is being generated.
231 @samp{"rm"} is an operand constraint.  Its meaning is explained below.
233 @node RTL Template
234 @section RTL Template
235 @cindex RTL insn template
236 @cindex generating insns
237 @cindex insns, generating
238 @cindex recognizing insns
239 @cindex insns, recognizing
241 The RTL template is used to define which insns match the particular pattern
242 and how to find their operands.  For named patterns, the RTL template also
243 says how to construct an insn from specified operands.
245 Construction involves substituting specified operands into a copy of the
246 template.  Matching involves determining the values that serve as the
247 operands in the insn being matched.  Both of these activities are
248 controlled by special expression types that direct matching and
249 substitution of the operands.
251 @table @code
252 @findex match_operand
253 @item (match_operand:@var{m} @var{n} @var{predicate} @var{constraint})
254 This expression is a placeholder for operand number @var{n} of
255 the insn.  When constructing an insn, operand number @var{n}
256 will be substituted at this point.  When matching an insn, whatever
257 appears at this position in the insn will be taken as operand
258 number @var{n}; but it must satisfy @var{predicate} or this instruction
259 pattern will not match at all.
261 Operand numbers must be chosen consecutively counting from zero in
262 each instruction pattern.  There may be only one @code{match_operand}
263 expression in the pattern for each operand number.  Usually operands
264 are numbered in the order of appearance in @code{match_operand}
265 expressions.  In the case of a @code{define_expand}, any operand numbers
266 used only in @code{match_dup} expressions have higher values than all
267 other operand numbers.
269 @var{predicate} is a string that is the name of a function that
270 accepts two arguments, an expression and a machine mode.
271 @xref{Predicates}.  During matching, the function will be called with
272 the putative operand as the expression and @var{m} as the mode
273 argument (if @var{m} is not specified, @code{VOIDmode} will be used,
274 which normally causes @var{predicate} to accept any mode).  If it
275 returns zero, this instruction pattern fails to match.
276 @var{predicate} may be an empty string; then it means no test is to be
277 done on the operand, so anything which occurs in this position is
278 valid.
280 Most of the time, @var{predicate} will reject modes other than @var{m}---but
281 not always.  For example, the predicate @code{address_operand} uses
282 @var{m} as the mode of memory ref that the address should be valid for.
283 Many predicates accept @code{const_int} nodes even though their mode is
284 @code{VOIDmode}.
286 @var{constraint} controls reloading and the choice of the best register
287 class to use for a value, as explained later (@pxref{Constraints}).
288 If the constraint would be an empty string, it can be omitted.
290 People are often unclear on the difference between the constraint and the
291 predicate.  The predicate helps decide whether a given insn matches the
292 pattern.  The constraint plays no role in this decision; instead, it
293 controls various decisions in the case of an insn which does match.
295 @findex match_scratch
296 @item (match_scratch:@var{m} @var{n} @var{constraint})
297 This expression is also a placeholder for operand number @var{n}
298 and indicates that operand must be a @code{scratch} or @code{reg}
299 expression.
301 When matching patterns, this is equivalent to
303 @smallexample
304 (match_operand:@var{m} @var{n} "scratch_operand" @var{constraint})
305 @end smallexample
307 but, when generating RTL, it produces a (@code{scratch}:@var{m})
308 expression.
310 If the last few expressions in a @code{parallel} are @code{clobber}
311 expressions whose operands are either a hard register or
312 @code{match_scratch}, the combiner can add or delete them when
313 necessary.  @xref{Side Effects}.
315 @findex match_dup
316 @item (match_dup @var{n})
317 This expression is also a placeholder for operand number @var{n}.
318 It is used when the operand needs to appear more than once in the
319 insn.
321 In construction, @code{match_dup} acts just like @code{match_operand}:
322 the operand is substituted into the insn being constructed.  But in
323 matching, @code{match_dup} behaves differently.  It assumes that operand
324 number @var{n} has already been determined by a @code{match_operand}
325 appearing earlier in the recognition template, and it matches only an
326 identical-looking expression.
328 Note that @code{match_dup} should not be used to tell the compiler that
329 a particular register is being used for two operands (example:
330 @code{add} that adds one register to another; the second register is
331 both an input operand and the output operand).  Use a matching
332 constraint (@pxref{Simple Constraints}) for those.  @code{match_dup} is for the cases where one
333 operand is used in two places in the template, such as an instruction
334 that computes both a quotient and a remainder, where the opcode takes
335 two input operands but the RTL template has to refer to each of those
336 twice; once for the quotient pattern and once for the remainder pattern.
338 @findex match_operator
339 @item (match_operator:@var{m} @var{n} @var{predicate} [@var{operands}@dots{}])
340 This pattern is a kind of placeholder for a variable RTL expression
341 code.
343 When constructing an insn, it stands for an RTL expression whose
344 expression code is taken from that of operand @var{n}, and whose
345 operands are constructed from the patterns @var{operands}.
347 When matching an expression, it matches an expression if the function
348 @var{predicate} returns nonzero on that expression @emph{and} the
349 patterns @var{operands} match the operands of the expression.
351 Suppose that the function @code{commutative_operator} is defined as
352 follows, to match any expression whose operator is one of the
353 commutative arithmetic operators of RTL and whose mode is @var{mode}:
355 @smallexample
357 commutative_integer_operator (x, mode)
358      rtx x;
359      machine_mode mode;
361   enum rtx_code code = GET_CODE (x);
362   if (GET_MODE (x) != mode)
363     return 0;
364   return (GET_RTX_CLASS (code) == RTX_COMM_ARITH
365           || code == EQ || code == NE);
367 @end smallexample
369 Then the following pattern will match any RTL expression consisting
370 of a commutative operator applied to two general operands:
372 @smallexample
373 (match_operator:SI 3 "commutative_operator"
374   [(match_operand:SI 1 "general_operand" "g")
375    (match_operand:SI 2 "general_operand" "g")])
376 @end smallexample
378 Here the vector @code{[@var{operands}@dots{}]} contains two patterns
379 because the expressions to be matched all contain two operands.
381 When this pattern does match, the two operands of the commutative
382 operator are recorded as operands 1 and 2 of the insn.  (This is done
383 by the two instances of @code{match_operand}.)  Operand 3 of the insn
384 will be the entire commutative expression: use @code{GET_CODE
385 (operands[3])} to see which commutative operator was used.
387 The machine mode @var{m} of @code{match_operator} works like that of
388 @code{match_operand}: it is passed as the second argument to the
389 predicate function, and that function is solely responsible for
390 deciding whether the expression to be matched ``has'' that mode.
392 When constructing an insn, argument 3 of the gen-function will specify
393 the operation (i.e.@: the expression code) for the expression to be
394 made.  It should be an RTL expression, whose expression code is copied
395 into a new expression whose operands are arguments 1 and 2 of the
396 gen-function.  The subexpressions of argument 3 are not used;
397 only its expression code matters.
399 When @code{match_operator} is used in a pattern for matching an insn,
400 it usually best if the operand number of the @code{match_operator}
401 is higher than that of the actual operands of the insn.  This improves
402 register allocation because the register allocator often looks at
403 operands 1 and 2 of insns to see if it can do register tying.
405 There is no way to specify constraints in @code{match_operator}.  The
406 operand of the insn which corresponds to the @code{match_operator}
407 never has any constraints because it is never reloaded as a whole.
408 However, if parts of its @var{operands} are matched by
409 @code{match_operand} patterns, those parts may have constraints of
410 their own.
412 @findex match_op_dup
413 @item (match_op_dup:@var{m} @var{n}[@var{operands}@dots{}])
414 Like @code{match_dup}, except that it applies to operators instead of
415 operands.  When constructing an insn, operand number @var{n} will be
416 substituted at this point.  But in matching, @code{match_op_dup} behaves
417 differently.  It assumes that operand number @var{n} has already been
418 determined by a @code{match_operator} appearing earlier in the
419 recognition template, and it matches only an identical-looking
420 expression.
422 @findex match_parallel
423 @item (match_parallel @var{n} @var{predicate} [@var{subpat}@dots{}])
424 This pattern is a placeholder for an insn that consists of a
425 @code{parallel} expression with a variable number of elements.  This
426 expression should only appear at the top level of an insn pattern.
428 When constructing an insn, operand number @var{n} will be substituted at
429 this point.  When matching an insn, it matches if the body of the insn
430 is a @code{parallel} expression with at least as many elements as the
431 vector of @var{subpat} expressions in the @code{match_parallel}, if each
432 @var{subpat} matches the corresponding element of the @code{parallel},
433 @emph{and} the function @var{predicate} returns nonzero on the
434 @code{parallel} that is the body of the insn.  It is the responsibility
435 of the predicate to validate elements of the @code{parallel} beyond
436 those listed in the @code{match_parallel}.
438 A typical use of @code{match_parallel} is to match load and store
439 multiple expressions, which can contain a variable number of elements
440 in a @code{parallel}.  For example,
442 @smallexample
443 (define_insn ""
444   [(match_parallel 0 "load_multiple_operation"
445      [(set (match_operand:SI 1 "gpc_reg_operand" "=r")
446            (match_operand:SI 2 "memory_operand" "m"))
447       (use (reg:SI 179))
448       (clobber (reg:SI 179))])]
449   ""
450   "loadm 0,0,%1,%2")
451 @end smallexample
453 This example comes from @file{a29k.md}.  The function
454 @code{load_multiple_operation} is defined in @file{a29k.c} and checks
455 that subsequent elements in the @code{parallel} are the same as the
456 @code{set} in the pattern, except that they are referencing subsequent
457 registers and memory locations.
459 An insn that matches this pattern might look like:
461 @smallexample
462 (parallel
463  [(set (reg:SI 20) (mem:SI (reg:SI 100)))
464   (use (reg:SI 179))
465   (clobber (reg:SI 179))
466   (set (reg:SI 21)
467        (mem:SI (plus:SI (reg:SI 100)
468                         (const_int 4))))
469   (set (reg:SI 22)
470        (mem:SI (plus:SI (reg:SI 100)
471                         (const_int 8))))])
472 @end smallexample
474 @findex match_par_dup
475 @item (match_par_dup @var{n} [@var{subpat}@dots{}])
476 Like @code{match_op_dup}, but for @code{match_parallel} instead of
477 @code{match_operator}.
479 @end table
481 @node Output Template
482 @section Output Templates and Operand Substitution
483 @cindex output templates
484 @cindex operand substitution
486 @cindex @samp{%} in template
487 @cindex percent sign
488 The @dfn{output template} is a string which specifies how to output the
489 assembler code for an instruction pattern.  Most of the template is a
490 fixed string which is output literally.  The character @samp{%} is used
491 to specify where to substitute an operand; it can also be used to
492 identify places where different variants of the assembler require
493 different syntax.
495 In the simplest case, a @samp{%} followed by a digit @var{n} says to output
496 operand @var{n} at that point in the string.
498 @samp{%} followed by a letter and a digit says to output an operand in an
499 alternate fashion.  Four letters have standard, built-in meanings described
500 below.  The machine description macro @code{PRINT_OPERAND} can define
501 additional letters with nonstandard meanings.
503 @samp{%c@var{digit}} can be used to substitute an operand that is a
504 constant value without the syntax that normally indicates an immediate
505 operand.
507 @samp{%n@var{digit}} is like @samp{%c@var{digit}} except that the value of
508 the constant is negated before printing.
510 @samp{%a@var{digit}} can be used to substitute an operand as if it were a
511 memory reference, with the actual operand treated as the address.  This may
512 be useful when outputting a ``load address'' instruction, because often the
513 assembler syntax for such an instruction requires you to write the operand
514 as if it were a memory reference.
516 @samp{%l@var{digit}} is used to substitute a @code{label_ref} into a jump
517 instruction.
519 @samp{%=} outputs a number which is unique to each instruction in the
520 entire compilation.  This is useful for making local labels to be
521 referred to more than once in a single template that generates multiple
522 assembler instructions.
524 @samp{%} followed by a punctuation character specifies a substitution that
525 does not use an operand.  Only one case is standard: @samp{%%} outputs a
526 @samp{%} into the assembler code.  Other nonstandard cases can be
527 defined in the @code{PRINT_OPERAND} macro.  You must also define
528 which punctuation characters are valid with the
529 @code{PRINT_OPERAND_PUNCT_VALID_P} macro.
531 @cindex \
532 @cindex backslash
533 The template may generate multiple assembler instructions.  Write the text
534 for the instructions, with @samp{\;} between them.
536 @cindex matching operands
537 When the RTL contains two operands which are required by constraint to match
538 each other, the output template must refer only to the lower-numbered operand.
539 Matching operands are not always identical, and the rest of the compiler
540 arranges to put the proper RTL expression for printing into the lower-numbered
541 operand.
543 One use of nonstandard letters or punctuation following @samp{%} is to
544 distinguish between different assembler languages for the same machine; for
545 example, Motorola syntax versus MIT syntax for the 68000.  Motorola syntax
546 requires periods in most opcode names, while MIT syntax does not.  For
547 example, the opcode @samp{movel} in MIT syntax is @samp{move.l} in Motorola
548 syntax.  The same file of patterns is used for both kinds of output syntax,
549 but the character sequence @samp{%.} is used in each place where Motorola
550 syntax wants a period.  The @code{PRINT_OPERAND} macro for Motorola syntax
551 defines the sequence to output a period; the macro for MIT syntax defines
552 it to do nothing.
554 @cindex @code{#} in template
555 As a special case, a template consisting of the single character @code{#}
556 instructs the compiler to first split the insn, and then output the
557 resulting instructions separately.  This helps eliminate redundancy in the
558 output templates.   If you have a @code{define_insn} that needs to emit
559 multiple assembler instructions, and there is a matching @code{define_split}
560 already defined, then you can simply use @code{#} as the output template
561 instead of writing an output template that emits the multiple assembler
562 instructions.
564 If the macro @code{ASSEMBLER_DIALECT} is defined, you can use construct
565 of the form @samp{@{option0|option1|option2@}} in the templates.  These
566 describe multiple variants of assembler language syntax.
567 @xref{Instruction Output}.
569 @node Output Statement
570 @section C Statements for Assembler Output
571 @cindex output statements
572 @cindex C statements for assembler output
573 @cindex generating assembler output
575 Often a single fixed template string cannot produce correct and efficient
576 assembler code for all the cases that are recognized by a single
577 instruction pattern.  For example, the opcodes may depend on the kinds of
578 operands; or some unfortunate combinations of operands may require extra
579 machine instructions.
581 If the output control string starts with a @samp{@@}, then it is actually
582 a series of templates, each on a separate line.  (Blank lines and
583 leading spaces and tabs are ignored.)  The templates correspond to the
584 pattern's constraint alternatives (@pxref{Multi-Alternative}).  For example,
585 if a target machine has a two-address add instruction @samp{addr} to add
586 into a register and another @samp{addm} to add a register to memory, you
587 might write this pattern:
589 @smallexample
590 (define_insn "addsi3"
591   [(set (match_operand:SI 0 "general_operand" "=r,m")
592         (plus:SI (match_operand:SI 1 "general_operand" "0,0")
593                  (match_operand:SI 2 "general_operand" "g,r")))]
594   ""
595   "@@
596    addr %2,%0
597    addm %2,%0")
598 @end smallexample
600 @cindex @code{*} in template
601 @cindex asterisk in template
602 If the output control string starts with a @samp{*}, then it is not an
603 output template but rather a piece of C program that should compute a
604 template.  It should execute a @code{return} statement to return the
605 template-string you want.  Most such templates use C string literals, which
606 require doublequote characters to delimit them.  To include these
607 doublequote characters in the string, prefix each one with @samp{\}.
609 If the output control string is written as a brace block instead of a
610 double-quoted string, it is automatically assumed to be C code.  In that
611 case, it is not necessary to put in a leading asterisk, or to escape the
612 doublequotes surrounding C string literals.
614 The operands may be found in the array @code{operands}, whose C data type
615 is @code{rtx []}.
617 It is very common to select different ways of generating assembler code
618 based on whether an immediate operand is within a certain range.  Be
619 careful when doing this, because the result of @code{INTVAL} is an
620 integer on the host machine.  If the host machine has more bits in an
621 @code{int} than the target machine has in the mode in which the constant
622 will be used, then some of the bits you get from @code{INTVAL} will be
623 superfluous.  For proper results, you must carefully disregard the
624 values of those bits.
626 @findex output_asm_insn
627 It is possible to output an assembler instruction and then go on to output
628 or compute more of them, using the subroutine @code{output_asm_insn}.  This
629 receives two arguments: a template-string and a vector of operands.  The
630 vector may be @code{operands}, or it may be another array of @code{rtx}
631 that you declare locally and initialize yourself.
633 @findex which_alternative
634 When an insn pattern has multiple alternatives in its constraints, often
635 the appearance of the assembler code is determined mostly by which alternative
636 was matched.  When this is so, the C code can test the variable
637 @code{which_alternative}, which is the ordinal number of the alternative
638 that was actually satisfied (0 for the first, 1 for the second alternative,
639 etc.).
641 For example, suppose there are two opcodes for storing zero, @samp{clrreg}
642 for registers and @samp{clrmem} for memory locations.  Here is how
643 a pattern could use @code{which_alternative} to choose between them:
645 @smallexample
646 (define_insn ""
647   [(set (match_operand:SI 0 "general_operand" "=r,m")
648         (const_int 0))]
649   ""
650   @{
651   return (which_alternative == 0
652           ? "clrreg %0" : "clrmem %0");
653   @})
654 @end smallexample
656 The example above, where the assembler code to generate was
657 @emph{solely} determined by the alternative, could also have been specified
658 as follows, having the output control string start with a @samp{@@}:
660 @smallexample
661 @group
662 (define_insn ""
663   [(set (match_operand:SI 0 "general_operand" "=r,m")
664         (const_int 0))]
665   ""
666   "@@
667    clrreg %0
668    clrmem %0")
669 @end group
670 @end smallexample
672 If you just need a little bit of C code in one (or a few) alternatives,
673 you can use @samp{*} inside of a @samp{@@} multi-alternative template:
675 @smallexample
676 @group
677 (define_insn ""
678   [(set (match_operand:SI 0 "general_operand" "=r,<,m")
679         (const_int 0))]
680   ""
681   "@@
682    clrreg %0
683    * return stack_mem_p (operands[0]) ? \"push 0\" : \"clrmem %0\";
684    clrmem %0")
685 @end group
686 @end smallexample
688 @node Predicates
689 @section Predicates
690 @cindex predicates
691 @cindex operand predicates
692 @cindex operator predicates
694 A predicate determines whether a @code{match_operand} or
695 @code{match_operator} expression matches, and therefore whether the
696 surrounding instruction pattern will be used for that combination of
697 operands.  GCC has a number of machine-independent predicates, and you
698 can define machine-specific predicates as needed.  By convention,
699 predicates used with @code{match_operand} have names that end in
700 @samp{_operand}, and those used with @code{match_operator} have names
701 that end in @samp{_operator}.
703 All predicates are boolean functions (in the mathematical sense) of
704 two arguments: the RTL expression that is being considered at that
705 position in the instruction pattern, and the machine mode that the
706 @code{match_operand} or @code{match_operator} specifies.  In this
707 section, the first argument is called @var{op} and the second argument
708 @var{mode}.  Predicates can be called from C as ordinary two-argument
709 functions; this can be useful in output templates or other
710 machine-specific code.
712 Operand predicates can allow operands that are not actually acceptable
713 to the hardware, as long as the constraints give reload the ability to
714 fix them up (@pxref{Constraints}).  However, GCC will usually generate
715 better code if the predicates specify the requirements of the machine
716 instructions as closely as possible.  Reload cannot fix up operands
717 that must be constants (``immediate operands''); you must use a
718 predicate that allows only constants, or else enforce the requirement
719 in the extra condition.
721 @cindex predicates and machine modes
722 @cindex normal predicates
723 @cindex special predicates
724 Most predicates handle their @var{mode} argument in a uniform manner.
725 If @var{mode} is @code{VOIDmode} (unspecified), then @var{op} can have
726 any mode.  If @var{mode} is anything else, then @var{op} must have the
727 same mode, unless @var{op} is a @code{CONST_INT} or integer
728 @code{CONST_DOUBLE}.  These RTL expressions always have
729 @code{VOIDmode}, so it would be counterproductive to check that their
730 mode matches.  Instead, predicates that accept @code{CONST_INT} and/or
731 integer @code{CONST_DOUBLE} check that the value stored in the
732 constant will fit in the requested mode.
734 Predicates with this behavior are called @dfn{normal}.
735 @command{genrecog} can optimize the instruction recognizer based on
736 knowledge of how normal predicates treat modes.  It can also diagnose
737 certain kinds of common errors in the use of normal predicates; for
738 instance, it is almost always an error to use a normal predicate
739 without specifying a mode.
741 Predicates that do something different with their @var{mode} argument
742 are called @dfn{special}.  The generic predicates
743 @code{address_operand} and @code{pmode_register_operand} are special
744 predicates.  @command{genrecog} does not do any optimizations or
745 diagnosis when special predicates are used.
747 @menu
748 * Machine-Independent Predicates::  Predicates available to all back ends.
749 * Defining Predicates::             How to write machine-specific predicate
750                                     functions.
751 @end menu
753 @node Machine-Independent Predicates
754 @subsection Machine-Independent Predicates
755 @cindex machine-independent predicates
756 @cindex generic predicates
758 These are the generic predicates available to all back ends.  They are
759 defined in @file{recog.c}.  The first category of predicates allow
760 only constant, or @dfn{immediate}, operands.
762 @defun immediate_operand
763 This predicate allows any sort of constant that fits in @var{mode}.
764 It is an appropriate choice for instructions that take operands that
765 must be constant.
766 @end defun
768 @defun const_int_operand
769 This predicate allows any @code{CONST_INT} expression that fits in
770 @var{mode}.  It is an appropriate choice for an immediate operand that
771 does not allow a symbol or label.
772 @end defun
774 @defun const_double_operand
775 This predicate accepts any @code{CONST_DOUBLE} expression that has
776 exactly @var{mode}.  If @var{mode} is @code{VOIDmode}, it will also
777 accept @code{CONST_INT}.  It is intended for immediate floating point
778 constants.
779 @end defun
781 @noindent
782 The second category of predicates allow only some kind of machine
783 register.
785 @defun register_operand
786 This predicate allows any @code{REG} or @code{SUBREG} expression that
787 is valid for @var{mode}.  It is often suitable for arithmetic
788 instruction operands on a RISC machine.
789 @end defun
791 @defun pmode_register_operand
792 This is a slight variant on @code{register_operand} which works around
793 a limitation in the machine-description reader.
795 @smallexample
796 (match_operand @var{n} "pmode_register_operand" @var{constraint})
797 @end smallexample
799 @noindent
800 means exactly what
802 @smallexample
803 (match_operand:P @var{n} "register_operand" @var{constraint})
804 @end smallexample
806 @noindent
807 would mean, if the machine-description reader accepted @samp{:P}
808 mode suffixes.  Unfortunately, it cannot, because @code{Pmode} is an
809 alias for some other mode, and might vary with machine-specific
810 options.  @xref{Misc}.
811 @end defun
813 @defun scratch_operand
814 This predicate allows hard registers and @code{SCRATCH} expressions,
815 but not pseudo-registers.  It is used internally by @code{match_scratch};
816 it should not be used directly.
817 @end defun
819 @noindent
820 The third category of predicates allow only some kind of memory reference.
822 @defun memory_operand
823 This predicate allows any valid reference to a quantity of mode
824 @var{mode} in memory, as determined by the weak form of
825 @code{GO_IF_LEGITIMATE_ADDRESS} (@pxref{Addressing Modes}).
826 @end defun
828 @defun address_operand
829 This predicate is a little unusual; it allows any operand that is a
830 valid expression for the @emph{address} of a quantity of mode
831 @var{mode}, again determined by the weak form of
832 @code{GO_IF_LEGITIMATE_ADDRESS}.  To first order, if
833 @samp{@w{(mem:@var{mode} (@var{exp}))}} is acceptable to
834 @code{memory_operand}, then @var{exp} is acceptable to
835 @code{address_operand}.  Note that @var{exp} does not necessarily have
836 the mode @var{mode}.
837 @end defun
839 @defun indirect_operand
840 This is a stricter form of @code{memory_operand} which allows only
841 memory references with a @code{general_operand} as the address
842 expression.  New uses of this predicate are discouraged, because
843 @code{general_operand} is very permissive, so it's hard to tell what
844 an @code{indirect_operand} does or does not allow.  If a target has
845 different requirements for memory operands for different instructions,
846 it is better to define target-specific predicates which enforce the
847 hardware's requirements explicitly.
848 @end defun
850 @defun push_operand
851 This predicate allows a memory reference suitable for pushing a value
852 onto the stack.  This will be a @code{MEM} which refers to
853 @code{stack_pointer_rtx}, with a side-effect in its address expression
854 (@pxref{Incdec}); which one is determined by the
855 @code{STACK_PUSH_CODE} macro (@pxref{Frame Layout}).
856 @end defun
858 @defun pop_operand
859 This predicate allows a memory reference suitable for popping a value
860 off the stack.  Again, this will be a @code{MEM} referring to
861 @code{stack_pointer_rtx}, with a side-effect in its address
862 expression.  However, this time @code{STACK_POP_CODE} is expected.
863 @end defun
865 @noindent
866 The fourth category of predicates allow some combination of the above
867 operands.
869 @defun nonmemory_operand
870 This predicate allows any immediate or register operand valid for @var{mode}.
871 @end defun
873 @defun nonimmediate_operand
874 This predicate allows any register or memory operand valid for @var{mode}.
875 @end defun
877 @defun general_operand
878 This predicate allows any immediate, register, or memory operand
879 valid for @var{mode}.
880 @end defun
882 @noindent
883 Finally, there are two generic operator predicates.
885 @defun comparison_operator
886 This predicate matches any expression which performs an arithmetic
887 comparison in @var{mode}; that is, @code{COMPARISON_P} is true for the
888 expression code.
889 @end defun
891 @defun ordered_comparison_operator
892 This predicate matches any expression which performs an arithmetic
893 comparison in @var{mode} and whose expression code is valid for integer
894 modes; that is, the expression code will be one of @code{eq}, @code{ne},
895 @code{lt}, @code{ltu}, @code{le}, @code{leu}, @code{gt}, @code{gtu},
896 @code{ge}, @code{geu}.
897 @end defun
899 @node Defining Predicates
900 @subsection Defining Machine-Specific Predicates
901 @cindex defining predicates
902 @findex define_predicate
903 @findex define_special_predicate
905 Many machines have requirements for their operands that cannot be
906 expressed precisely using the generic predicates.  You can define
907 additional predicates using @code{define_predicate} and
908 @code{define_special_predicate} expressions.  These expressions have
909 three operands:
911 @itemize @bullet
912 @item
913 The name of the predicate, as it will be referred to in
914 @code{match_operand} or @code{match_operator} expressions.
916 @item
917 An RTL expression which evaluates to true if the predicate allows the
918 operand @var{op}, false if it does not.  This expression can only use
919 the following RTL codes:
921 @table @code
922 @item MATCH_OPERAND
923 When written inside a predicate expression, a @code{MATCH_OPERAND}
924 expression evaluates to true if the predicate it names would allow
925 @var{op}.  The operand number and constraint are ignored.  Due to
926 limitations in @command{genrecog}, you can only refer to generic
927 predicates and predicates that have already been defined.
929 @item MATCH_CODE
930 This expression evaluates to true if @var{op} or a specified
931 subexpression of @var{op} has one of a given list of RTX codes.
933 The first operand of this expression is a string constant containing a
934 comma-separated list of RTX code names (in lower case).  These are the
935 codes for which the @code{MATCH_CODE} will be true.
937 The second operand is a string constant which indicates what
938 subexpression of @var{op} to examine.  If it is absent or the empty
939 string, @var{op} itself is examined.  Otherwise, the string constant
940 must be a sequence of digits and/or lowercase letters.  Each character
941 indicates a subexpression to extract from the current expression; for
942 the first character this is @var{op}, for the second and subsequent
943 characters it is the result of the previous character.  A digit
944 @var{n} extracts @samp{@w{XEXP (@var{e}, @var{n})}}; a letter @var{l}
945 extracts @samp{@w{XVECEXP (@var{e}, 0, @var{n})}} where @var{n} is the
946 alphabetic ordinal of @var{l} (0 for `a', 1 for 'b', and so on).  The
947 @code{MATCH_CODE} then examines the RTX code of the subexpression
948 extracted by the complete string.  It is not possible to extract
949 components of an @code{rtvec} that is not at position 0 within its RTX
950 object.
952 @item MATCH_TEST
953 This expression has one operand, a string constant containing a C
954 expression.  The predicate's arguments, @var{op} and @var{mode}, are
955 available with those names in the C expression.  The @code{MATCH_TEST}
956 evaluates to true if the C expression evaluates to a nonzero value.
957 @code{MATCH_TEST} expressions must not have side effects.
959 @item  AND
960 @itemx IOR
961 @itemx NOT
962 @itemx IF_THEN_ELSE
963 The basic @samp{MATCH_} expressions can be combined using these
964 logical operators, which have the semantics of the C operators
965 @samp{&&}, @samp{||}, @samp{!}, and @samp{@w{? :}} respectively.  As
966 in Common Lisp, you may give an @code{AND} or @code{IOR} expression an
967 arbitrary number of arguments; this has exactly the same effect as
968 writing a chain of two-argument @code{AND} or @code{IOR} expressions.
969 @end table
971 @item
972 An optional block of C code, which should execute
973 @samp{@w{return true}} if the predicate is found to match and
974 @samp{@w{return false}} if it does not.  It must not have any side
975 effects.  The predicate arguments, @var{op} and @var{mode}, are
976 available with those names.
978 If a code block is present in a predicate definition, then the RTL
979 expression must evaluate to true @emph{and} the code block must
980 execute @samp{@w{return true}} for the predicate to allow the operand.
981 The RTL expression is evaluated first; do not re-check anything in the
982 code block that was checked in the RTL expression.
983 @end itemize
985 The program @command{genrecog} scans @code{define_predicate} and
986 @code{define_special_predicate} expressions to determine which RTX
987 codes are possibly allowed.  You should always make this explicit in
988 the RTL predicate expression, using @code{MATCH_OPERAND} and
989 @code{MATCH_CODE}.
991 Here is an example of a simple predicate definition, from the IA64
992 machine description:
994 @smallexample
995 @group
996 ;; @r{True if @var{op} is a @code{SYMBOL_REF} which refers to the sdata section.}
997 (define_predicate "small_addr_symbolic_operand"
998   (and (match_code "symbol_ref")
999        (match_test "SYMBOL_REF_SMALL_ADDR_P (op)")))
1000 @end group
1001 @end smallexample
1003 @noindent
1004 And here is another, showing the use of the C block.
1006 @smallexample
1007 @group
1008 ;; @r{True if @var{op} is a register operand that is (or could be) a GR reg.}
1009 (define_predicate "gr_register_operand"
1010   (match_operand 0 "register_operand")
1012   unsigned int regno;
1013   if (GET_CODE (op) == SUBREG)
1014     op = SUBREG_REG (op);
1016   regno = REGNO (op);
1017   return (regno >= FIRST_PSEUDO_REGISTER || GENERAL_REGNO_P (regno));
1019 @end group
1020 @end smallexample
1022 Predicates written with @code{define_predicate} automatically include
1023 a test that @var{mode} is @code{VOIDmode}, or @var{op} has the same
1024 mode as @var{mode}, or @var{op} is a @code{CONST_INT} or
1025 @code{CONST_DOUBLE}.  They do @emph{not} check specifically for
1026 integer @code{CONST_DOUBLE}, nor do they test that the value of either
1027 kind of constant fits in the requested mode.  This is because
1028 target-specific predicates that take constants usually have to do more
1029 stringent value checks anyway.  If you need the exact same treatment
1030 of @code{CONST_INT} or @code{CONST_DOUBLE} that the generic predicates
1031 provide, use a @code{MATCH_OPERAND} subexpression to call
1032 @code{const_int_operand}, @code{const_double_operand}, or
1033 @code{immediate_operand}.
1035 Predicates written with @code{define_special_predicate} do not get any
1036 automatic mode checks, and are treated as having special mode handling
1037 by @command{genrecog}.
1039 The program @command{genpreds} is responsible for generating code to
1040 test predicates.  It also writes a header file containing function
1041 declarations for all machine-specific predicates.  It is not necessary
1042 to declare these predicates in @file{@var{cpu}-protos.h}.
1043 @end ifset
1045 @c Most of this node appears by itself (in a different place) even
1046 @c when the INTERNALS flag is clear.  Passages that require the internals
1047 @c manual's context are conditionalized to appear only in the internals manual.
1048 @ifset INTERNALS
1049 @node Constraints
1050 @section Operand Constraints
1051 @cindex operand constraints
1052 @cindex constraints
1054 Each @code{match_operand} in an instruction pattern can specify
1055 constraints for the operands allowed.  The constraints allow you to
1056 fine-tune matching within the set of operands allowed by the
1057 predicate.
1059 @end ifset
1060 @ifclear INTERNALS
1061 @node Constraints
1062 @section Constraints for @code{asm} Operands
1063 @cindex operand constraints, @code{asm}
1064 @cindex constraints, @code{asm}
1065 @cindex @code{asm} constraints
1067 Here are specific details on what constraint letters you can use with
1068 @code{asm} operands.
1069 @end ifclear
1070 Constraints can say whether
1071 an operand may be in a register, and which kinds of register; whether the
1072 operand can be a memory reference, and which kinds of address; whether the
1073 operand may be an immediate constant, and which possible values it may
1074 have.  Constraints can also require two operands to match.
1075 Side-effects aren't allowed in operands of inline @code{asm}, unless
1076 @samp{<} or @samp{>} constraints are used, because there is no guarantee
1077 that the side-effects will happen exactly once in an instruction that can update
1078 the addressing register.
1080 @ifset INTERNALS
1081 @menu
1082 * Simple Constraints::  Basic use of constraints.
1083 * Multi-Alternative::   When an insn has two alternative constraint-patterns.
1084 * Class Preferences::   Constraints guide which hard register to put things in.
1085 * Modifiers::           More precise control over effects of constraints.
1086 * Machine Constraints:: Existing constraints for some particular machines.
1087 * Disable Insn Alternatives:: Disable insn alternatives using attributes.
1088 * Define Constraints::  How to define machine-specific constraints.
1089 * C Constraint Interface:: How to test constraints from C code.
1090 @end menu
1091 @end ifset
1093 @ifclear INTERNALS
1094 @menu
1095 * Simple Constraints::  Basic use of constraints.
1096 * Multi-Alternative::   When an insn has two alternative constraint-patterns.
1097 * Modifiers::           More precise control over effects of constraints.
1098 * Machine Constraints:: Special constraints for some particular machines.
1099 @end menu
1100 @end ifclear
1102 @node Simple Constraints
1103 @subsection Simple Constraints
1104 @cindex simple constraints
1106 The simplest kind of constraint is a string full of letters, each of
1107 which describes one kind of operand that is permitted.  Here are
1108 the letters that are allowed:
1110 @table @asis
1111 @item whitespace
1112 Whitespace characters are ignored and can be inserted at any position
1113 except the first.  This enables each alternative for different operands to
1114 be visually aligned in the machine description even if they have different
1115 number of constraints and modifiers.
1117 @cindex @samp{m} in constraint
1118 @cindex memory references in constraints
1119 @item @samp{m}
1120 A memory operand is allowed, with any kind of address that the machine
1121 supports in general.
1122 Note that the letter used for the general memory constraint can be
1123 re-defined by a back end using the @code{TARGET_MEM_CONSTRAINT} macro.
1125 @cindex offsettable address
1126 @cindex @samp{o} in constraint
1127 @item @samp{o}
1128 A memory operand is allowed, but only if the address is
1129 @dfn{offsettable}.  This means that adding a small integer (actually,
1130 the width in bytes of the operand, as determined by its machine mode)
1131 may be added to the address and the result is also a valid memory
1132 address.
1134 @cindex autoincrement/decrement addressing
1135 For example, an address which is constant is offsettable; so is an
1136 address that is the sum of a register and a constant (as long as a
1137 slightly larger constant is also within the range of address-offsets
1138 supported by the machine); but an autoincrement or autodecrement
1139 address is not offsettable.  More complicated indirect/indexed
1140 addresses may or may not be offsettable depending on the other
1141 addressing modes that the machine supports.
1143 Note that in an output operand which can be matched by another
1144 operand, the constraint letter @samp{o} is valid only when accompanied
1145 by both @samp{<} (if the target machine has predecrement addressing)
1146 and @samp{>} (if the target machine has preincrement addressing).
1148 @cindex @samp{V} in constraint
1149 @item @samp{V}
1150 A memory operand that is not offsettable.  In other words, anything that
1151 would fit the @samp{m} constraint but not the @samp{o} constraint.
1153 @cindex @samp{<} in constraint
1154 @item @samp{<}
1155 A memory operand with autodecrement addressing (either predecrement or
1156 postdecrement) is allowed.  In inline @code{asm} this constraint is only
1157 allowed if the operand is used exactly once in an instruction that can
1158 handle the side-effects.  Not using an operand with @samp{<} in constraint
1159 string in the inline @code{asm} pattern at all or using it in multiple
1160 instructions isn't valid, because the side-effects wouldn't be performed
1161 or would be performed more than once.  Furthermore, on some targets
1162 the operand with @samp{<} in constraint string must be accompanied by
1163 special instruction suffixes like @code{%U0} instruction suffix on PowerPC
1164 or @code{%P0} on IA-64.
1166 @cindex @samp{>} in constraint
1167 @item @samp{>}
1168 A memory operand with autoincrement addressing (either preincrement or
1169 postincrement) is allowed.  In inline @code{asm} the same restrictions
1170 as for @samp{<} apply.
1172 @cindex @samp{r} in constraint
1173 @cindex registers in constraints
1174 @item @samp{r}
1175 A register operand is allowed provided that it is in a general
1176 register.
1178 @cindex constants in constraints
1179 @cindex @samp{i} in constraint
1180 @item @samp{i}
1181 An immediate integer operand (one with constant value) is allowed.
1182 This includes symbolic constants whose values will be known only at
1183 assembly time or later.
1185 @cindex @samp{n} in constraint
1186 @item @samp{n}
1187 An immediate integer operand with a known numeric value is allowed.
1188 Many systems cannot support assembly-time constants for operands less
1189 than a word wide.  Constraints for these operands should use @samp{n}
1190 rather than @samp{i}.
1192 @cindex @samp{I} in constraint
1193 @item @samp{I}, @samp{J}, @samp{K}, @dots{} @samp{P}
1194 Other letters in the range @samp{I} through @samp{P} may be defined in
1195 a machine-dependent fashion to permit immediate integer operands with
1196 explicit integer values in specified ranges.  For example, on the
1197 68000, @samp{I} is defined to stand for the range of values 1 to 8.
1198 This is the range permitted as a shift count in the shift
1199 instructions.
1201 @cindex @samp{E} in constraint
1202 @item @samp{E}
1203 An immediate floating operand (expression code @code{const_double}) is
1204 allowed, but only if the target floating point format is the same as
1205 that of the host machine (on which the compiler is running).
1207 @cindex @samp{F} in constraint
1208 @item @samp{F}
1209 An immediate floating operand (expression code @code{const_double} or
1210 @code{const_vector}) is allowed.
1212 @cindex @samp{G} in constraint
1213 @cindex @samp{H} in constraint
1214 @item @samp{G}, @samp{H}
1215 @samp{G} and @samp{H} may be defined in a machine-dependent fashion to
1216 permit immediate floating operands in particular ranges of values.
1218 @cindex @samp{s} in constraint
1219 @item @samp{s}
1220 An immediate integer operand whose value is not an explicit integer is
1221 allowed.
1223 This might appear strange; if an insn allows a constant operand with a
1224 value not known at compile time, it certainly must allow any known
1225 value.  So why use @samp{s} instead of @samp{i}?  Sometimes it allows
1226 better code to be generated.
1228 For example, on the 68000 in a fullword instruction it is possible to
1229 use an immediate operand; but if the immediate value is between @minus{}128
1230 and 127, better code results from loading the value into a register and
1231 using the register.  This is because the load into the register can be
1232 done with a @samp{moveq} instruction.  We arrange for this to happen
1233 by defining the letter @samp{K} to mean ``any integer outside the
1234 range @minus{}128 to 127'', and then specifying @samp{Ks} in the operand
1235 constraints.
1237 @cindex @samp{g} in constraint
1238 @item @samp{g}
1239 Any register, memory or immediate integer operand is allowed, except for
1240 registers that are not general registers.
1242 @cindex @samp{X} in constraint
1243 @item @samp{X}
1244 @ifset INTERNALS
1245 Any operand whatsoever is allowed, even if it does not satisfy
1246 @code{general_operand}.  This is normally used in the constraint of
1247 a @code{match_scratch} when certain alternatives will not actually
1248 require a scratch register.
1249 @end ifset
1250 @ifclear INTERNALS
1251 Any operand whatsoever is allowed.
1252 @end ifclear
1254 @cindex @samp{0} in constraint
1255 @cindex digits in constraint
1256 @item @samp{0}, @samp{1}, @samp{2}, @dots{} @samp{9}
1257 An operand that matches the specified operand number is allowed.  If a
1258 digit is used together with letters within the same alternative, the
1259 digit should come last.
1261 This number is allowed to be more than a single digit.  If multiple
1262 digits are encountered consecutively, they are interpreted as a single
1263 decimal integer.  There is scant chance for ambiguity, since to-date
1264 it has never been desirable that @samp{10} be interpreted as matching
1265 either operand 1 @emph{or} operand 0.  Should this be desired, one
1266 can use multiple alternatives instead.
1268 @cindex matching constraint
1269 @cindex constraint, matching
1270 This is called a @dfn{matching constraint} and what it really means is
1271 that the assembler has only a single operand that fills two roles
1272 @ifset INTERNALS
1273 considered separate in the RTL insn.  For example, an add insn has two
1274 input operands and one output operand in the RTL, but on most CISC
1275 @end ifset
1276 @ifclear INTERNALS
1277 which @code{asm} distinguishes.  For example, an add instruction uses
1278 two input operands and an output operand, but on most CISC
1279 @end ifclear
1280 machines an add instruction really has only two operands, one of them an
1281 input-output operand:
1283 @smallexample
1284 addl #35,r12
1285 @end smallexample
1287 Matching constraints are used in these circumstances.
1288 More precisely, the two operands that match must include one input-only
1289 operand and one output-only operand.  Moreover, the digit must be a
1290 smaller number than the number of the operand that uses it in the
1291 constraint.
1293 @ifset INTERNALS
1294 For operands to match in a particular case usually means that they
1295 are identical-looking RTL expressions.  But in a few special cases
1296 specific kinds of dissimilarity are allowed.  For example, @code{*x}
1297 as an input operand will match @code{*x++} as an output operand.
1298 For proper results in such cases, the output template should always
1299 use the output-operand's number when printing the operand.
1300 @end ifset
1302 @cindex load address instruction
1303 @cindex push address instruction
1304 @cindex address constraints
1305 @cindex @samp{p} in constraint
1306 @item @samp{p}
1307 An operand that is a valid memory address is allowed.  This is
1308 for ``load address'' and ``push address'' instructions.
1310 @findex address_operand
1311 @samp{p} in the constraint must be accompanied by @code{address_operand}
1312 as the predicate in the @code{match_operand}.  This predicate interprets
1313 the mode specified in the @code{match_operand} as the mode of the memory
1314 reference for which the address would be valid.
1316 @cindex other register constraints
1317 @cindex extensible constraints
1318 @item @var{other-letters}
1319 Other letters can be defined in machine-dependent fashion to stand for
1320 particular classes of registers or other arbitrary operand types.
1321 @samp{d}, @samp{a} and @samp{f} are defined on the 68000/68020 to stand
1322 for data, address and floating point registers.
1323 @end table
1325 @ifset INTERNALS
1326 In order to have valid assembler code, each operand must satisfy
1327 its constraint.  But a failure to do so does not prevent the pattern
1328 from applying to an insn.  Instead, it directs the compiler to modify
1329 the code so that the constraint will be satisfied.  Usually this is
1330 done by copying an operand into a register.
1332 Contrast, therefore, the two instruction patterns that follow:
1334 @smallexample
1335 (define_insn ""
1336   [(set (match_operand:SI 0 "general_operand" "=r")
1337         (plus:SI (match_dup 0)
1338                  (match_operand:SI 1 "general_operand" "r")))]
1339   ""
1340   "@dots{}")
1341 @end smallexample
1343 @noindent
1344 which has two operands, one of which must appear in two places, and
1346 @smallexample
1347 (define_insn ""
1348   [(set (match_operand:SI 0 "general_operand" "=r")
1349         (plus:SI (match_operand:SI 1 "general_operand" "0")
1350                  (match_operand:SI 2 "general_operand" "r")))]
1351   ""
1352   "@dots{}")
1353 @end smallexample
1355 @noindent
1356 which has three operands, two of which are required by a constraint to be
1357 identical.  If we are considering an insn of the form
1359 @smallexample
1360 (insn @var{n} @var{prev} @var{next}
1361   (set (reg:SI 3)
1362        (plus:SI (reg:SI 6) (reg:SI 109)))
1363   @dots{})
1364 @end smallexample
1366 @noindent
1367 the first pattern would not apply at all, because this insn does not
1368 contain two identical subexpressions in the right place.  The pattern would
1369 say, ``That does not look like an add instruction; try other patterns''.
1370 The second pattern would say, ``Yes, that's an add instruction, but there
1371 is something wrong with it''.  It would direct the reload pass of the
1372 compiler to generate additional insns to make the constraint true.  The
1373 results might look like this:
1375 @smallexample
1376 (insn @var{n2} @var{prev} @var{n}
1377   (set (reg:SI 3) (reg:SI 6))
1378   @dots{})
1380 (insn @var{n} @var{n2} @var{next}
1381   (set (reg:SI 3)
1382        (plus:SI (reg:SI 3) (reg:SI 109)))
1383   @dots{})
1384 @end smallexample
1386 It is up to you to make sure that each operand, in each pattern, has
1387 constraints that can handle any RTL expression that could be present for
1388 that operand.  (When multiple alternatives are in use, each pattern must,
1389 for each possible combination of operand expressions, have at least one
1390 alternative which can handle that combination of operands.)  The
1391 constraints don't need to @emph{allow} any possible operand---when this is
1392 the case, they do not constrain---but they must at least point the way to
1393 reloading any possible operand so that it will fit.
1395 @itemize @bullet
1396 @item
1397 If the constraint accepts whatever operands the predicate permits,
1398 there is no problem: reloading is never necessary for this operand.
1400 For example, an operand whose constraints permit everything except
1401 registers is safe provided its predicate rejects registers.
1403 An operand whose predicate accepts only constant values is safe
1404 provided its constraints include the letter @samp{i}.  If any possible
1405 constant value is accepted, then nothing less than @samp{i} will do;
1406 if the predicate is more selective, then the constraints may also be
1407 more selective.
1409 @item
1410 Any operand expression can be reloaded by copying it into a register.
1411 So if an operand's constraints allow some kind of register, it is
1412 certain to be safe.  It need not permit all classes of registers; the
1413 compiler knows how to copy a register into another register of the
1414 proper class in order to make an instruction valid.
1416 @cindex nonoffsettable memory reference
1417 @cindex memory reference, nonoffsettable
1418 @item
1419 A nonoffsettable memory reference can be reloaded by copying the
1420 address into a register.  So if the constraint uses the letter
1421 @samp{o}, all memory references are taken care of.
1423 @item
1424 A constant operand can be reloaded by allocating space in memory to
1425 hold it as preinitialized data.  Then the memory reference can be used
1426 in place of the constant.  So if the constraint uses the letters
1427 @samp{o} or @samp{m}, constant operands are not a problem.
1429 @item
1430 If the constraint permits a constant and a pseudo register used in an insn
1431 was not allocated to a hard register and is equivalent to a constant,
1432 the register will be replaced with the constant.  If the predicate does
1433 not permit a constant and the insn is re-recognized for some reason, the
1434 compiler will crash.  Thus the predicate must always recognize any
1435 objects allowed by the constraint.
1436 @end itemize
1438 If the operand's predicate can recognize registers, but the constraint does
1439 not permit them, it can make the compiler crash.  When this operand happens
1440 to be a register, the reload pass will be stymied, because it does not know
1441 how to copy a register temporarily into memory.
1443 If the predicate accepts a unary operator, the constraint applies to the
1444 operand.  For example, the MIPS processor at ISA level 3 supports an
1445 instruction which adds two registers in @code{SImode} to produce a
1446 @code{DImode} result, but only if the registers are correctly sign
1447 extended.  This predicate for the input operands accepts a
1448 @code{sign_extend} of an @code{SImode} register.  Write the constraint
1449 to indicate the type of register that is required for the operand of the
1450 @code{sign_extend}.
1451 @end ifset
1453 @node Multi-Alternative
1454 @subsection Multiple Alternative Constraints
1455 @cindex multiple alternative constraints
1457 Sometimes a single instruction has multiple alternative sets of possible
1458 operands.  For example, on the 68000, a logical-or instruction can combine
1459 register or an immediate value into memory, or it can combine any kind of
1460 operand into a register; but it cannot combine one memory location into
1461 another.
1463 These constraints are represented as multiple alternatives.  An alternative
1464 can be described by a series of letters for each operand.  The overall
1465 constraint for an operand is made from the letters for this operand
1466 from the first alternative, a comma, the letters for this operand from
1467 the second alternative, a comma, and so on until the last alternative.
1468 All operands for a single instruction must have the same number of 
1469 alternatives.
1470 @ifset INTERNALS
1471 Here is how it is done for fullword logical-or on the 68000:
1473 @smallexample
1474 (define_insn "iorsi3"
1475   [(set (match_operand:SI 0 "general_operand" "=m,d")
1476         (ior:SI (match_operand:SI 1 "general_operand" "%0,0")
1477                 (match_operand:SI 2 "general_operand" "dKs,dmKs")))]
1478   @dots{})
1479 @end smallexample
1481 The first alternative has @samp{m} (memory) for operand 0, @samp{0} for
1482 operand 1 (meaning it must match operand 0), and @samp{dKs} for operand
1483 2.  The second alternative has @samp{d} (data register) for operand 0,
1484 @samp{0} for operand 1, and @samp{dmKs} for operand 2.  The @samp{=} and
1485 @samp{%} in the constraints apply to all the alternatives; their
1486 meaning is explained in the next section (@pxref{Class Preferences}).
1488 If all the operands fit any one alternative, the instruction is valid.
1489 Otherwise, for each alternative, the compiler counts how many instructions
1490 must be added to copy the operands so that that alternative applies.
1491 The alternative requiring the least copying is chosen.  If two alternatives
1492 need the same amount of copying, the one that comes first is chosen.
1493 These choices can be altered with the @samp{?} and @samp{!} characters:
1495 @table @code
1496 @cindex @samp{?} in constraint
1497 @cindex question mark
1498 @item ?
1499 Disparage slightly the alternative that the @samp{?} appears in,
1500 as a choice when no alternative applies exactly.  The compiler regards
1501 this alternative as one unit more costly for each @samp{?} that appears
1502 in it.
1504 @cindex @samp{!} in constraint
1505 @cindex exclamation point
1506 @item !
1507 Disparage severely the alternative that the @samp{!} appears in.
1508 This alternative can still be used if it fits without reloading,
1509 but if reloading is needed, some other alternative will be used.
1511 @cindex @samp{^} in constraint
1512 @cindex caret
1513 @item ^
1514 This constraint is analogous to @samp{?} but it disparages slightly
1515 the alternative only if the operand with the @samp{^} needs a reload.
1517 @cindex @samp{$} in constraint
1518 @cindex dollar sign
1519 @item $
1520 This constraint is analogous to @samp{!} but it disparages severely
1521 the alternative only if the operand with the @samp{$} needs a reload.
1522 @end table
1524 When an insn pattern has multiple alternatives in its constraints, often
1525 the appearance of the assembler code is determined mostly by which
1526 alternative was matched.  When this is so, the C code for writing the
1527 assembler code can use the variable @code{which_alternative}, which is
1528 the ordinal number of the alternative that was actually satisfied (0 for
1529 the first, 1 for the second alternative, etc.).  @xref{Output Statement}.
1530 @end ifset
1531 @ifclear INTERNALS
1533 So the first alternative for the 68000's logical-or could be written as 
1534 @code{"+m" (output) : "ir" (input)}.  The second could be @code{"+r" 
1535 (output): "irm" (input)}.  However, the fact that two memory locations 
1536 cannot be used in a single instruction prevents simply using @code{"+rm" 
1537 (output) : "irm" (input)}.  Using multi-alternatives, this might be 
1538 written as @code{"+m,r" (output) : "ir,irm" (input)}.  This describes
1539 all the available alternatives to the compiler, allowing it to choose 
1540 the most efficient one for the current conditions.
1542 There is no way within the template to determine which alternative was 
1543 chosen.  However you may be able to wrap your @code{asm} statements with 
1544 builtins such as @code{__builtin_constant_p} to achieve the desired results.
1545 @end ifclear
1547 @ifset INTERNALS
1548 @node Class Preferences
1549 @subsection Register Class Preferences
1550 @cindex class preference constraints
1551 @cindex register class preference constraints
1553 @cindex voting between constraint alternatives
1554 The operand constraints have another function: they enable the compiler
1555 to decide which kind of hardware register a pseudo register is best
1556 allocated to.  The compiler examines the constraints that apply to the
1557 insns that use the pseudo register, looking for the machine-dependent
1558 letters such as @samp{d} and @samp{a} that specify classes of registers.
1559 The pseudo register is put in whichever class gets the most ``votes''.
1560 The constraint letters @samp{g} and @samp{r} also vote: they vote in
1561 favor of a general register.  The machine description says which registers
1562 are considered general.
1564 Of course, on some machines all registers are equivalent, and no register
1565 classes are defined.  Then none of this complexity is relevant.
1566 @end ifset
1568 @node Modifiers
1569 @subsection Constraint Modifier Characters
1570 @cindex modifiers in constraints
1571 @cindex constraint modifier characters
1573 @c prevent bad page break with this line
1574 Here are constraint modifier characters.
1576 @table @samp
1577 @cindex @samp{=} in constraint
1578 @item =
1579 Means that this operand is written to by this instruction:
1580 the previous value is discarded and replaced by new data.
1582 @cindex @samp{+} in constraint
1583 @item +
1584 Means that this operand is both read and written by the instruction.
1586 When the compiler fixes up the operands to satisfy the constraints,
1587 it needs to know which operands are read by the instruction and
1588 which are written by it.  @samp{=} identifies an operand which is only
1589 written; @samp{+} identifies an operand that is both read and written; all
1590 other operands are assumed to only be read.
1592 If you specify @samp{=} or @samp{+} in a constraint, you put it in the
1593 first character of the constraint string.
1595 @cindex @samp{&} in constraint
1596 @cindex earlyclobber operand
1597 @item &
1598 Means (in a particular alternative) that this operand is an
1599 @dfn{earlyclobber} operand, which is written before the instruction is
1600 finished using the input operands.  Therefore, this operand may not lie
1601 in a register that is read by the instruction or as part of any memory
1602 address.
1604 @samp{&} applies only to the alternative in which it is written.  In
1605 constraints with multiple alternatives, sometimes one alternative
1606 requires @samp{&} while others do not.  See, for example, the
1607 @samp{movdf} insn of the 68000.
1609 A operand which is read by the instruction can be tied to an earlyclobber
1610 operand if its only use as an input occurs before the early result is
1611 written.  Adding alternatives of this form often allows GCC to produce
1612 better code when only some of the read operands can be affected by the
1613 earlyclobber. See, for example, the @samp{mulsi3} insn of the ARM@.
1615 Furthermore, if the @dfn{earlyclobber} operand is also a read/write
1616 operand, then that operand is written only after it's used.
1618 @samp{&} does not obviate the need to write @samp{=} or @samp{+}.  As
1619 @dfn{earlyclobber} operands are always written, a read-only
1620 @dfn{earlyclobber} operand is ill-formed and will be rejected by the
1621 compiler.
1623 @cindex @samp{%} in constraint
1624 @item %
1625 Declares the instruction to be commutative for this operand and the
1626 following operand.  This means that the compiler may interchange the
1627 two operands if that is the cheapest way to make all operands fit the
1628 constraints.  @samp{%} applies to all alternatives and must appear as
1629 the first character in the constraint.  Only read-only operands can use
1630 @samp{%}.
1632 @ifset INTERNALS
1633 This is often used in patterns for addition instructions
1634 that really have only two operands: the result must go in one of the
1635 arguments.  Here for example, is how the 68000 halfword-add
1636 instruction is defined:
1638 @smallexample
1639 (define_insn "addhi3"
1640   [(set (match_operand:HI 0 "general_operand" "=m,r")
1641      (plus:HI (match_operand:HI 1 "general_operand" "%0,0")
1642               (match_operand:HI 2 "general_operand" "di,g")))]
1643   @dots{})
1644 @end smallexample
1645 @end ifset
1646 GCC can only handle one commutative pair in an asm; if you use more,
1647 the compiler may fail.  Note that you need not use the modifier if
1648 the two alternatives are strictly identical; this would only waste
1649 time in the reload pass.
1650 @ifset INTERNALS
1651 The modifier is not operational after
1652 register allocation, so the result of @code{define_peephole2}
1653 and @code{define_split}s performed after reload cannot rely on
1654 @samp{%} to make the intended insn match.
1656 @cindex @samp{#} in constraint
1657 @item #
1658 Says that all following characters, up to the next comma, are to be
1659 ignored as a constraint.  They are significant only for choosing
1660 register preferences.
1662 @cindex @samp{*} in constraint
1663 @item *
1664 Says that the following character should be ignored when choosing
1665 register preferences.  @samp{*} has no effect on the meaning of the
1666 constraint as a constraint, and no effect on reloading.  For LRA
1667 @samp{*} additionally disparages slightly the alternative if the
1668 following character matches the operand.
1670 Here is an example: the 68000 has an instruction to sign-extend a
1671 halfword in a data register, and can also sign-extend a value by
1672 copying it into an address register.  While either kind of register is
1673 acceptable, the constraints on an address-register destination are
1674 less strict, so it is best if register allocation makes an address
1675 register its goal.  Therefore, @samp{*} is used so that the @samp{d}
1676 constraint letter (for data register) is ignored when computing
1677 register preferences.
1679 @smallexample
1680 (define_insn "extendhisi2"
1681   [(set (match_operand:SI 0 "general_operand" "=*d,a")
1682         (sign_extend:SI
1683          (match_operand:HI 1 "general_operand" "0,g")))]
1684   @dots{})
1685 @end smallexample
1686 @end ifset
1687 @end table
1689 @node Machine Constraints
1690 @subsection Constraints for Particular Machines
1691 @cindex machine specific constraints
1692 @cindex constraints, machine specific
1694 Whenever possible, you should use the general-purpose constraint letters
1695 in @code{asm} arguments, since they will convey meaning more readily to
1696 people reading your code.  Failing that, use the constraint letters
1697 that usually have very similar meanings across architectures.  The most
1698 commonly used constraints are @samp{m} and @samp{r} (for memory and
1699 general-purpose registers respectively; @pxref{Simple Constraints}), and
1700 @samp{I}, usually the letter indicating the most common
1701 immediate-constant format.
1703 Each architecture defines additional constraints.  These constraints
1704 are used by the compiler itself for instruction generation, as well as
1705 for @code{asm} statements; therefore, some of the constraints are not
1706 particularly useful for @code{asm}.  Here is a summary of some of the
1707 machine-dependent constraints available on some particular machines;
1708 it includes both constraints that are useful for @code{asm} and
1709 constraints that aren't.  The compiler source file mentioned in the
1710 table heading for each architecture is the definitive reference for
1711 the meanings of that architecture's constraints.
1713 @c Please keep this table alphabetized by target!
1714 @table @emph
1715 @item AArch64 family---@file{config/aarch64/constraints.md}
1716 @table @code
1717 @item k
1718 The stack pointer register (@code{SP})
1720 @item w
1721 Floating point or SIMD vector register
1723 @item I
1724 Integer constant that is valid as an immediate operand in an @code{ADD}
1725 instruction
1727 @item J
1728 Integer constant that is valid as an immediate operand in a @code{SUB}
1729 instruction (once negated)
1731 @item K
1732 Integer constant that can be used with a 32-bit logical instruction
1734 @item L
1735 Integer constant that can be used with a 64-bit logical instruction
1737 @item M
1738 Integer constant that is valid as an immediate operand in a 32-bit @code{MOV}
1739 pseudo instruction. The @code{MOV} may be assembled to one of several different
1740 machine instructions depending on the value
1742 @item N
1743 Integer constant that is valid as an immediate operand in a 64-bit @code{MOV}
1744 pseudo instruction
1746 @item S
1747 An absolute symbolic address or a label reference
1749 @item Y
1750 Floating point constant zero
1752 @item Z
1753 Integer constant zero
1755 @item Ush
1756 The high part (bits 12 and upwards) of the pc-relative address of a symbol
1757 within 4GB of the instruction
1759 @item Q
1760 A memory address which uses a single base register with no offset
1762 @item Ump
1763 A memory address suitable for a load/store pair instruction in SI, DI, SF and
1764 DF modes
1766 @end table
1769 @item ARC ---@file{config/arc/constraints.md}
1770 @table @code
1771 @item q
1772 Registers usable in ARCompact 16-bit instructions: @code{r0}-@code{r3},
1773 @code{r12}-@code{r15}.  This constraint can only match when the @option{-mq}
1774 option is in effect.
1776 @item e
1777 Registers usable as base-regs of memory addresses in ARCompact 16-bit memory
1778 instructions: @code{r0}-@code{r3}, @code{r12}-@code{r15}, @code{sp}.
1779 This constraint can only match when the @option{-mq}
1780 option is in effect.
1781 @item D
1782 ARC FPX (dpfp) 64-bit registers. @code{D0}, @code{D1}.
1784 @item I
1785 A signed 12-bit integer constant.
1787 @item Cal
1788 constant for arithmetic/logical operations.  This might be any constant
1789 that can be put into a long immediate by the assmbler or linker without
1790 involving a PIC relocation.
1792 @item K
1793 A 3-bit unsigned integer constant.
1795 @item L
1796 A 6-bit unsigned integer constant.
1798 @item CnL
1799 One's complement of a 6-bit unsigned integer constant.
1801 @item CmL
1802 Two's complement of a 6-bit unsigned integer constant.
1804 @item M
1805 A 5-bit unsigned integer constant.
1807 @item O
1808 A 7-bit unsigned integer constant.
1810 @item P
1811 A 8-bit unsigned integer constant.
1813 @item H
1814 Any const_double value.
1815 @end table
1817 @item ARM family---@file{config/arm/constraints.md}
1818 @table @code
1820 @item h
1821 In Thumb state, the core registers @code{r8}-@code{r15}.
1823 @item k
1824 The stack pointer register.
1826 @item l
1827 In Thumb State the core registers @code{r0}-@code{r7}.  In ARM state this
1828 is an alias for the @code{r} constraint.
1830 @item t
1831 VFP floating-point registers @code{s0}-@code{s31}.  Used for 32 bit values.
1833 @item w
1834 VFP floating-point registers @code{d0}-@code{d31} and the appropriate
1835 subset @code{d0}-@code{d15} based on command line options.
1836 Used for 64 bit values only.  Not valid for Thumb1.
1838 @item y
1839 The iWMMX co-processor registers.
1841 @item z
1842 The iWMMX GR registers.
1844 @item G
1845 The floating-point constant 0.0
1847 @item I
1848 Integer that is valid as an immediate operand in a data processing
1849 instruction.  That is, an integer in the range 0 to 255 rotated by a
1850 multiple of 2
1852 @item J
1853 Integer in the range @minus{}4095 to 4095
1855 @item K
1856 Integer that satisfies constraint @samp{I} when inverted (ones complement)
1858 @item L
1859 Integer that satisfies constraint @samp{I} when negated (twos complement)
1861 @item M
1862 Integer in the range 0 to 32
1864 @item Q
1865 A memory reference where the exact address is in a single register
1866 (`@samp{m}' is preferable for @code{asm} statements)
1868 @item R
1869 An item in the constant pool
1871 @item S
1872 A symbol in the text segment of the current file
1874 @item Uv
1875 A memory reference suitable for VFP load/store insns (reg+constant offset)
1877 @item Uy
1878 A memory reference suitable for iWMMXt load/store instructions.
1880 @item Uq
1881 A memory reference suitable for the ARMv4 ldrsb instruction.
1882 @end table
1884 @item AVR family---@file{config/avr/constraints.md}
1885 @table @code
1886 @item l
1887 Registers from r0 to r15
1889 @item a
1890 Registers from r16 to r23
1892 @item d
1893 Registers from r16 to r31
1895 @item w
1896 Registers from r24 to r31.  These registers can be used in @samp{adiw} command
1898 @item e
1899 Pointer register (r26--r31)
1901 @item b
1902 Base pointer register (r28--r31)
1904 @item q
1905 Stack pointer register (SPH:SPL)
1907 @item t
1908 Temporary register r0
1910 @item x
1911 Register pair X (r27:r26)
1913 @item y
1914 Register pair Y (r29:r28)
1916 @item z
1917 Register pair Z (r31:r30)
1919 @item I
1920 Constant greater than @minus{}1, less than 64
1922 @item J
1923 Constant greater than @minus{}64, less than 1
1925 @item K
1926 Constant integer 2
1928 @item L
1929 Constant integer 0
1931 @item M
1932 Constant that fits in 8 bits
1934 @item N
1935 Constant integer @minus{}1
1937 @item O
1938 Constant integer 8, 16, or 24
1940 @item P
1941 Constant integer 1
1943 @item G
1944 A floating point constant 0.0
1946 @item Q
1947 A memory address based on Y or Z pointer with displacement.
1948 @end table
1950 @item Blackfin family---@file{config/bfin/constraints.md}
1951 @table @code
1952 @item a
1953 P register
1955 @item d
1956 D register
1958 @item z
1959 A call clobbered P register.
1961 @item q@var{n}
1962 A single register.  If @var{n} is in the range 0 to 7, the corresponding D
1963 register.  If it is @code{A}, then the register P0.
1965 @item D
1966 Even-numbered D register
1968 @item W
1969 Odd-numbered D register
1971 @item e
1972 Accumulator register.
1974 @item A
1975 Even-numbered accumulator register.
1977 @item B
1978 Odd-numbered accumulator register.
1980 @item b
1981 I register
1983 @item v
1984 B register
1986 @item f
1987 M register
1989 @item c
1990 Registers used for circular buffering, i.e. I, B, or L registers.
1992 @item C
1993 The CC register.
1995 @item t
1996 LT0 or LT1.
1998 @item k
1999 LC0 or LC1.
2001 @item u
2002 LB0 or LB1.
2004 @item x
2005 Any D, P, B, M, I or L register.
2007 @item y
2008 Additional registers typically used only in prologues and epilogues: RETS,
2009 RETN, RETI, RETX, RETE, ASTAT, SEQSTAT and USP.
2011 @item w
2012 Any register except accumulators or CC.
2014 @item Ksh
2015 Signed 16 bit integer (in the range @minus{}32768 to 32767)
2017 @item Kuh
2018 Unsigned 16 bit integer (in the range 0 to 65535)
2020 @item Ks7
2021 Signed 7 bit integer (in the range @minus{}64 to 63)
2023 @item Ku7
2024 Unsigned 7 bit integer (in the range 0 to 127)
2026 @item Ku5
2027 Unsigned 5 bit integer (in the range 0 to 31)
2029 @item Ks4
2030 Signed 4 bit integer (in the range @minus{}8 to 7)
2032 @item Ks3
2033 Signed 3 bit integer (in the range @minus{}3 to 4)
2035 @item Ku3
2036 Unsigned 3 bit integer (in the range 0 to 7)
2038 @item P@var{n}
2039 Constant @var{n}, where @var{n} is a single-digit constant in the range 0 to 4.
2041 @item PA
2042 An integer equal to one of the MACFLAG_XXX constants that is suitable for
2043 use with either accumulator.
2045 @item PB
2046 An integer equal to one of the MACFLAG_XXX constants that is suitable for
2047 use only with accumulator A1.
2049 @item M1
2050 Constant 255.
2052 @item M2
2053 Constant 65535.
2055 @item J
2056 An integer constant with exactly a single bit set.
2058 @item L
2059 An integer constant with all bits set except exactly one.
2061 @item H
2063 @item Q
2064 Any SYMBOL_REF.
2065 @end table
2067 @item CR16 Architecture---@file{config/cr16/cr16.h}
2068 @table @code
2070 @item b
2071 Registers from r0 to r14 (registers without stack pointer)
2073 @item t
2074 Register from r0 to r11 (all 16-bit registers)
2076 @item p
2077 Register from r12 to r15 (all 32-bit registers)
2079 @item I
2080 Signed constant that fits in 4 bits
2082 @item J
2083 Signed constant that fits in 5 bits
2085 @item K
2086 Signed constant that fits in 6 bits
2088 @item L
2089 Unsigned constant that fits in 4 bits
2091 @item M
2092 Signed constant that fits in 32 bits
2094 @item N
2095 Check for 64 bits wide constants for add/sub instructions
2097 @item G
2098 Floating point constant that is legal for store immediate
2099 @end table
2101 @item Epiphany---@file{config/epiphany/constraints.md}
2102 @table @code
2103 @item U16
2104 An unsigned 16-bit constant.
2106 @item K
2107 An unsigned 5-bit constant.
2109 @item L
2110 A signed 11-bit constant.
2112 @item Cm1
2113 A signed 11-bit constant added to @minus{}1.
2114 Can only match when the @option{-m1reg-@var{reg}} option is active.
2116 @item Cl1
2117 Left-shift of @minus{}1, i.e., a bit mask with a block of leading ones, the rest
2118 being a block of trailing zeroes.
2119 Can only match when the @option{-m1reg-@var{reg}} option is active.
2121 @item Cr1
2122 Right-shift of @minus{}1, i.e., a bit mask with a trailing block of ones, the
2123 rest being zeroes.  Or to put it another way, one less than a power of two.
2124 Can only match when the @option{-m1reg-@var{reg}} option is active.
2126 @item Cal
2127 Constant for arithmetic/logical operations.
2128 This is like @code{i}, except that for position independent code,
2129 no symbols / expressions needing relocations are allowed.
2131 @item Csy
2132 Symbolic constant for call/jump instruction.
2134 @item Rcs
2135 The register class usable in short insns.  This is a register class
2136 constraint, and can thus drive register allocation.
2137 This constraint won't match unless @option{-mprefer-short-insn-regs} is
2138 in effect.
2140 @item Rsc
2141 The the register class of registers that can be used to hold a
2142 sibcall call address.  I.e., a caller-saved register.
2144 @item Rct
2145 Core control register class.
2147 @item Rgs
2148 The register group usable in short insns.
2149 This constraint does not use a register class, so that it only
2150 passively matches suitable registers, and doesn't drive register allocation.
2152 @ifset INTERNALS
2153 @item Car
2154 Constant suitable for the addsi3_r pattern.  This is a valid offset
2155 For byte, halfword, or word addressing.
2156 @end ifset
2158 @item Rra
2159 Matches the return address if it can be replaced with the link register.
2161 @item Rcc
2162 Matches the integer condition code register.
2164 @item Sra
2165 Matches the return address if it is in a stack slot.
2167 @item Cfm
2168 Matches control register values to switch fp mode, which are encapsulated in
2169 @code{UNSPEC_FP_MODE}.
2170 @end table
2172 @item FRV---@file{config/frv/frv.h}
2173 @table @code
2174 @item a
2175 Register in the class @code{ACC_REGS} (@code{acc0} to @code{acc7}).
2177 @item b
2178 Register in the class @code{EVEN_ACC_REGS} (@code{acc0} to @code{acc7}).
2180 @item c
2181 Register in the class @code{CC_REGS} (@code{fcc0} to @code{fcc3} and
2182 @code{icc0} to @code{icc3}).
2184 @item d
2185 Register in the class @code{GPR_REGS} (@code{gr0} to @code{gr63}).
2187 @item e
2188 Register in the class @code{EVEN_REGS} (@code{gr0} to @code{gr63}).
2189 Odd registers are excluded not in the class but through the use of a machine
2190 mode larger than 4 bytes.
2192 @item f
2193 Register in the class @code{FPR_REGS} (@code{fr0} to @code{fr63}).
2195 @item h
2196 Register in the class @code{FEVEN_REGS} (@code{fr0} to @code{fr63}).
2197 Odd registers are excluded not in the class but through the use of a machine
2198 mode larger than 4 bytes.
2200 @item l
2201 Register in the class @code{LR_REG} (the @code{lr} register).
2203 @item q
2204 Register in the class @code{QUAD_REGS} (@code{gr2} to @code{gr63}).
2205 Register numbers not divisible by 4 are excluded not in the class but through
2206 the use of a machine mode larger than 8 bytes.
2208 @item t
2209 Register in the class @code{ICC_REGS} (@code{icc0} to @code{icc3}).
2211 @item u
2212 Register in the class @code{FCC_REGS} (@code{fcc0} to @code{fcc3}).
2214 @item v
2215 Register in the class @code{ICR_REGS} (@code{cc4} to @code{cc7}).
2217 @item w
2218 Register in the class @code{FCR_REGS} (@code{cc0} to @code{cc3}).
2220 @item x
2221 Register in the class @code{QUAD_FPR_REGS} (@code{fr0} to @code{fr63}).
2222 Register numbers not divisible by 4 are excluded not in the class but through
2223 the use of a machine mode larger than 8 bytes.
2225 @item z
2226 Register in the class @code{SPR_REGS} (@code{lcr} and @code{lr}).
2228 @item A
2229 Register in the class @code{QUAD_ACC_REGS} (@code{acc0} to @code{acc7}).
2231 @item B
2232 Register in the class @code{ACCG_REGS} (@code{accg0} to @code{accg7}).
2234 @item C
2235 Register in the class @code{CR_REGS} (@code{cc0} to @code{cc7}).
2237 @item G
2238 Floating point constant zero
2240 @item I
2241 6-bit signed integer constant
2243 @item J
2244 10-bit signed integer constant
2246 @item L
2247 16-bit signed integer constant
2249 @item M
2250 16-bit unsigned integer constant
2252 @item N
2253 12-bit signed integer constant that is negative---i.e.@: in the
2254 range of @minus{}2048 to @minus{}1
2256 @item O
2257 Constant zero
2259 @item P
2260 12-bit signed integer constant that is greater than zero---i.e.@: in the
2261 range of 1 to 2047.
2263 @end table
2265 @item FT32---@file{config/ft32/constraints.md}
2266 @table @code
2267 @item A
2268 An absolute address
2270 @item B
2271 An offset address
2273 @item W
2274 A register indirect memory operand
2276 @item e
2277 An offset address.
2279 @item f
2280 An offset address.
2282 @item O
2283 The constant zero or one
2285 @item I
2286 A 16-bit signed constant (@minus{}32768 @dots{} 32767)
2288 @item w
2289 A bitfield mask suitable for bext or bins
2291 @item x
2292 An inverted bitfield mask suitable for bext or bins
2294 @item L
2295 A 16-bit unsigned constant, multiple of 4 (0 @dots{} 65532)
2297 @item S
2298 A 20-bit signed constant (@minus{}524288 @dots{} 524287)
2300 @item b
2301 A constant for a bitfield width (1 @dots{} 16)
2303 @item KA
2304 A 10-bit signed constant (@minus{}512 @dots{} 511)
2306 @end table
2308 @item Hewlett-Packard PA-RISC---@file{config/pa/pa.h}
2309 @table @code
2310 @item a
2311 General register 1
2313 @item f
2314 Floating point register
2316 @item q
2317 Shift amount register
2319 @item x
2320 Floating point register (deprecated)
2322 @item y
2323 Upper floating point register (32-bit), floating point register (64-bit)
2325 @item Z
2326 Any register
2328 @item I
2329 Signed 11-bit integer constant
2331 @item J
2332 Signed 14-bit integer constant
2334 @item K
2335 Integer constant that can be deposited with a @code{zdepi} instruction
2337 @item L
2338 Signed 5-bit integer constant
2340 @item M
2341 Integer constant 0
2343 @item N
2344 Integer constant that can be loaded with a @code{ldil} instruction
2346 @item O
2347 Integer constant whose value plus one is a power of 2
2349 @item P
2350 Integer constant that can be used for @code{and} operations in @code{depi}
2351 and @code{extru} instructions
2353 @item S
2354 Integer constant 31
2356 @item U
2357 Integer constant 63
2359 @item G
2360 Floating-point constant 0.0
2362 @item A
2363 A @code{lo_sum} data-linkage-table memory operand
2365 @item Q
2366 A memory operand that can be used as the destination operand of an
2367 integer store instruction
2369 @item R
2370 A scaled or unscaled indexed memory operand
2372 @item T
2373 A memory operand for floating-point loads and stores
2375 @item W
2376 A register indirect memory operand
2377 @end table
2379 @item Intel IA-64---@file{config/ia64/ia64.h}
2380 @table @code
2381 @item a
2382 General register @code{r0} to @code{r3} for @code{addl} instruction
2384 @item b
2385 Branch register
2387 @item c
2388 Predicate register (@samp{c} as in ``conditional'')
2390 @item d
2391 Application register residing in M-unit
2393 @item e
2394 Application register residing in I-unit
2396 @item f
2397 Floating-point register
2399 @item m
2400 Memory operand.  If used together with @samp{<} or @samp{>},
2401 the operand can have postincrement and postdecrement which
2402 require printing with @samp{%Pn} on IA-64.
2404 @item G
2405 Floating-point constant 0.0 or 1.0
2407 @item I
2408 14-bit signed integer constant
2410 @item J
2411 22-bit signed integer constant
2413 @item K
2414 8-bit signed integer constant for logical instructions
2416 @item L
2417 8-bit adjusted signed integer constant for compare pseudo-ops
2419 @item M
2420 6-bit unsigned integer constant for shift counts
2422 @item N
2423 9-bit signed integer constant for load and store postincrements
2425 @item O
2426 The constant zero
2428 @item P
2429 0 or @minus{}1 for @code{dep} instruction
2431 @item Q
2432 Non-volatile memory for floating-point loads and stores
2434 @item R
2435 Integer constant in the range 1 to 4 for @code{shladd} instruction
2437 @item S
2438 Memory operand except postincrement and postdecrement.  This is
2439 now roughly the same as @samp{m} when not used together with @samp{<}
2440 or @samp{>}.
2441 @end table
2443 @item M32C---@file{config/m32c/m32c.c}
2444 @table @code
2445 @item Rsp
2446 @itemx Rfb
2447 @itemx Rsb
2448 @samp{$sp}, @samp{$fb}, @samp{$sb}.
2450 @item Rcr
2451 Any control register, when they're 16 bits wide (nothing if control
2452 registers are 24 bits wide)
2454 @item Rcl
2455 Any control register, when they're 24 bits wide.
2457 @item R0w
2458 @itemx R1w
2459 @itemx R2w
2460 @itemx R3w
2461 $r0, $r1, $r2, $r3.
2463 @item R02
2464 $r0 or $r2, or $r2r0 for 32 bit values.
2466 @item R13
2467 $r1 or $r3, or $r3r1 for 32 bit values.
2469 @item Rdi
2470 A register that can hold a 64 bit value.
2472 @item Rhl
2473 $r0 or $r1 (registers with addressable high/low bytes)
2475 @item R23
2476 $r2 or $r3
2478 @item Raa
2479 Address registers
2481 @item Raw
2482 Address registers when they're 16 bits wide.
2484 @item Ral
2485 Address registers when they're 24 bits wide.
2487 @item Rqi
2488 Registers that can hold QI values.
2490 @item Rad
2491 Registers that can be used with displacements ($a0, $a1, $sb).
2493 @item Rsi
2494 Registers that can hold 32 bit values.
2496 @item Rhi
2497 Registers that can hold 16 bit values.
2499 @item Rhc
2500 Registers chat can hold 16 bit values, including all control
2501 registers.
2503 @item Rra
2504 $r0 through R1, plus $a0 and $a1.
2506 @item Rfl
2507 The flags register.
2509 @item Rmm
2510 The memory-based pseudo-registers $mem0 through $mem15.
2512 @item Rpi
2513 Registers that can hold pointers (16 bit registers for r8c, m16c; 24
2514 bit registers for m32cm, m32c).
2516 @item Rpa
2517 Matches multiple registers in a PARALLEL to form a larger register.
2518 Used to match function return values.
2520 @item Is3
2521 @minus{}8 @dots{} 7
2523 @item IS1
2524 @minus{}128 @dots{} 127
2526 @item IS2
2527 @minus{}32768 @dots{} 32767
2529 @item IU2
2530 0 @dots{} 65535
2532 @item In4
2533 @minus{}8 @dots{} @minus{}1 or 1 @dots{} 8
2535 @item In5
2536 @minus{}16 @dots{} @minus{}1 or 1 @dots{} 16
2538 @item In6
2539 @minus{}32 @dots{} @minus{}1 or 1 @dots{} 32
2541 @item IM2
2542 @minus{}65536 @dots{} @minus{}1
2544 @item Ilb
2545 An 8 bit value with exactly one bit set.
2547 @item Ilw
2548 A 16 bit value with exactly one bit set.
2550 @item Sd
2551 The common src/dest memory addressing modes.
2553 @item Sa
2554 Memory addressed using $a0 or $a1.
2556 @item Si
2557 Memory addressed with immediate addresses.
2559 @item Ss
2560 Memory addressed using the stack pointer ($sp).
2562 @item Sf
2563 Memory addressed using the frame base register ($fb).
2565 @item Ss
2566 Memory addressed using the small base register ($sb).
2568 @item S1
2569 $r1h
2570 @end table
2572 @item MicroBlaze---@file{config/microblaze/constraints.md}
2573 @table @code
2574 @item d
2575 A general register (@code{r0} to @code{r31}).
2577 @item z
2578 A status register (@code{rmsr}, @code{$fcc1} to @code{$fcc7}).
2580 @end table
2582 @item MIPS---@file{config/mips/constraints.md}
2583 @table @code
2584 @item d
2585 A general-purpose register.  This is equivalent to @code{r} unless
2586 generating MIPS16 code, in which case the MIPS16 register set is used.
2588 @item f
2589 A floating-point register (if available).
2591 @item h
2592 Formerly the @code{hi} register.  This constraint is no longer supported.
2594 @item l
2595 The @code{lo} register.  Use this register to store values that are
2596 no bigger than a word.
2598 @item x
2599 The concatenated @code{hi} and @code{lo} registers.  Use this register
2600 to store doubleword values.
2602 @item c
2603 A register suitable for use in an indirect jump.  This will always be
2604 @code{$25} for @option{-mabicalls}.
2606 @item v
2607 Register @code{$3}.  Do not use this constraint in new code;
2608 it is retained only for compatibility with glibc.
2610 @item y
2611 Equivalent to @code{r}; retained for backwards compatibility.
2613 @item z
2614 A floating-point condition code register.
2616 @item I
2617 A signed 16-bit constant (for arithmetic instructions).
2619 @item J
2620 Integer zero.
2622 @item K
2623 An unsigned 16-bit constant (for logic instructions).
2625 @item L
2626 A signed 32-bit constant in which the lower 16 bits are zero.
2627 Such constants can be loaded using @code{lui}.
2629 @item M
2630 A constant that cannot be loaded using @code{lui}, @code{addiu}
2631 or @code{ori}.
2633 @item N
2634 A constant in the range @minus{}65535 to @minus{}1 (inclusive).
2636 @item O
2637 A signed 15-bit constant.
2639 @item P
2640 A constant in the range 1 to 65535 (inclusive).
2642 @item G
2643 Floating-point zero.
2645 @item R
2646 An address that can be used in a non-macro load or store.
2648 @item ZC
2649 A memory operand whose address is formed by a base register and offset
2650 that is suitable for use in instructions with the same addressing mode
2651 as @code{ll} and @code{sc}.
2653 @item ZD
2654 An address suitable for a @code{prefetch} instruction, or for any other
2655 instruction with the same addressing mode as @code{prefetch}.
2656 @end table
2658 @item Motorola 680x0---@file{config/m68k/constraints.md}
2659 @table @code
2660 @item a
2661 Address register
2663 @item d
2664 Data register
2666 @item f
2667 68881 floating-point register, if available
2669 @item I
2670 Integer in the range 1 to 8
2672 @item J
2673 16-bit signed number
2675 @item K
2676 Signed number whose magnitude is greater than 0x80
2678 @item L
2679 Integer in the range @minus{}8 to @minus{}1
2681 @item M
2682 Signed number whose magnitude is greater than 0x100
2684 @item N
2685 Range 24 to 31, rotatert:SI 8 to 1 expressed as rotate
2687 @item O
2688 16 (for rotate using swap)
2690 @item P
2691 Range 8 to 15, rotatert:HI 8 to 1 expressed as rotate
2693 @item R
2694 Numbers that mov3q can handle
2696 @item G
2697 Floating point constant that is not a 68881 constant
2699 @item S
2700 Operands that satisfy 'm' when -mpcrel is in effect
2702 @item T
2703 Operands that satisfy 's' when -mpcrel is not in effect
2705 @item Q
2706 Address register indirect addressing mode
2708 @item U
2709 Register offset addressing
2711 @item W
2712 const_call_operand
2714 @item Cs
2715 symbol_ref or const
2717 @item Ci
2718 const_int
2720 @item C0
2721 const_int 0
2723 @item Cj
2724 Range of signed numbers that don't fit in 16 bits
2726 @item Cmvq
2727 Integers valid for mvq
2729 @item Capsw
2730 Integers valid for a moveq followed by a swap
2732 @item Cmvz
2733 Integers valid for mvz
2735 @item Cmvs
2736 Integers valid for mvs
2738 @item Ap
2739 push_operand
2741 @item Ac
2742 Non-register operands allowed in clr
2744 @end table
2746 @item Moxie---@file{config/moxie/constraints.md}
2747 @table @code
2748 @item A
2749 An absolute address
2751 @item B
2752 An offset address
2754 @item W
2755 A register indirect memory operand
2757 @item I
2758 A constant in the range of 0 to 255.
2760 @item N
2761 A constant in the range of 0 to @minus{}255.
2763 @end table
2765 @item MSP430--@file{config/msp430/constraints.md}
2766 @table @code
2768 @item R12
2769 Register R12.
2771 @item R13
2772 Register R13.
2774 @item K
2775 Integer constant 1.
2777 @item L
2778 Integer constant -1^20..1^19.
2780 @item M
2781 Integer constant 1-4.
2783 @item Ya
2784 Memory references which do not require an extended MOVX instruction.
2786 @item Yl
2787 Memory reference, labels only.
2789 @item Ys
2790 Memory reference, stack only.
2792 @end table
2794 @item NDS32---@file{config/nds32/constraints.md}
2795 @table @code
2796 @item w
2797 LOW register class $r0 to $r7 constraint for V3/V3M ISA.
2798 @item l
2799 LOW register class $r0 to $r7.
2800 @item d
2801 MIDDLE register class $r0 to $r11, $r16 to $r19.
2802 @item h
2803 HIGH register class $r12 to $r14, $r20 to $r31.
2804 @item t
2805 Temporary assist register $ta (i.e.@: $r15).
2806 @item k
2807 Stack register $sp.
2808 @item Iu03
2809 Unsigned immediate 3-bit value.
2810 @item In03
2811 Negative immediate 3-bit value in the range of @minus{}7--0.
2812 @item Iu04
2813 Unsigned immediate 4-bit value.
2814 @item Is05
2815 Signed immediate 5-bit value.
2816 @item Iu05
2817 Unsigned immediate 5-bit value.
2818 @item In05
2819 Negative immediate 5-bit value in the range of @minus{}31--0.
2820 @item Ip05
2821 Unsigned immediate 5-bit value for movpi45 instruction with range 16--47.
2822 @item Iu06
2823 Unsigned immediate 6-bit value constraint for addri36.sp instruction.
2824 @item Iu08
2825 Unsigned immediate 8-bit value.
2826 @item Iu09
2827 Unsigned immediate 9-bit value.
2828 @item Is10
2829 Signed immediate 10-bit value.
2830 @item Is11
2831 Signed immediate 11-bit value.
2832 @item Is15
2833 Signed immediate 15-bit value.
2834 @item Iu15
2835 Unsigned immediate 15-bit value.
2836 @item Ic15
2837 A constant which is not in the range of imm15u but ok for bclr instruction.
2838 @item Ie15
2839 A constant which is not in the range of imm15u but ok for bset instruction.
2840 @item It15
2841 A constant which is not in the range of imm15u but ok for btgl instruction.
2842 @item Ii15
2843 A constant whose compliment value is in the range of imm15u
2844 and ok for bitci instruction.
2845 @item Is16
2846 Signed immediate 16-bit value.
2847 @item Is17
2848 Signed immediate 17-bit value.
2849 @item Is19
2850 Signed immediate 19-bit value.
2851 @item Is20
2852 Signed immediate 20-bit value.
2853 @item Ihig
2854 The immediate value that can be simply set high 20-bit.
2855 @item Izeb
2856 The immediate value 0xff.
2857 @item Izeh
2858 The immediate value 0xffff.
2859 @item Ixls
2860 The immediate value 0x01.
2861 @item Ix11
2862 The immediate value 0x7ff.
2863 @item Ibms
2864 The immediate value with power of 2.
2865 @item Ifex
2866 The immediate value with power of 2 minus 1.
2867 @item U33
2868 Memory constraint for 333 format.
2869 @item U45
2870 Memory constraint for 45 format.
2871 @item U37
2872 Memory constraint for 37 format.
2873 @end table
2875 @item Nios II family---@file{config/nios2/constraints.md}
2876 @table @code
2878 @item I
2879 Integer that is valid as an immediate operand in an
2880 instruction taking a signed 16-bit number. Range
2881 @minus{}32768 to 32767.
2883 @item J
2884 Integer that is valid as an immediate operand in an
2885 instruction taking an unsigned 16-bit number. Range
2886 0 to 65535.
2888 @item K
2889 Integer that is valid as an immediate operand in an
2890 instruction taking only the upper 16-bits of a
2891 32-bit number. Range 32-bit numbers with the lower
2892 16-bits being 0.
2894 @item L
2895 Integer that is valid as an immediate operand for a 
2896 shift instruction. Range 0 to 31.
2898 @item M
2899 Integer that is valid as an immediate operand for
2900 only the value 0. Can be used in conjunction with
2901 the format modifier @code{z} to use @code{r0}
2902 instead of @code{0} in the assembly output.
2904 @item N
2905 Integer that is valid as an immediate operand for
2906 a custom instruction opcode. Range 0 to 255.
2908 @item P
2909 An immediate operand for R2 andchi/andci instructions. 
2911 @item S
2912 Matches immediates which are addresses in the small
2913 data section and therefore can be added to @code{gp}
2914 as a 16-bit immediate to re-create their 32-bit value.
2916 @item U
2917 Matches constants suitable as an operand for the rdprs and
2918 cache instructions.
2920 @item v
2921 A memory operand suitable for Nios II R2 load/store
2922 exclusive instructions.
2924 @item w
2925 A memory operand suitable for load/store IO and cache
2926 instructions.
2928 @ifset INTERNALS
2929 @item T
2930 A @code{const} wrapped @code{UNSPEC} expression,
2931 representing a supported PIC or TLS relocation.
2932 @end ifset
2934 @end table
2936 @item PDP-11---@file{config/pdp11/constraints.md}
2937 @table @code
2938 @item a
2939 Floating point registers AC0 through AC3.  These can be loaded from/to
2940 memory with a single instruction.
2942 @item d
2943 Odd numbered general registers (R1, R3, R5).  These are used for
2944 16-bit multiply operations.
2946 @item f
2947 Any of the floating point registers (AC0 through AC5).
2949 @item G
2950 Floating point constant 0.
2952 @item I
2953 An integer constant that fits in 16 bits.
2955 @item J
2956 An integer constant whose low order 16 bits are zero.
2958 @item K
2959 An integer constant that does not meet the constraints for codes
2960 @samp{I} or @samp{J}.
2962 @item L
2963 The integer constant 1.
2965 @item M
2966 The integer constant @minus{}1.
2968 @item N
2969 The integer constant 0.
2971 @item O
2972 Integer constants @minus{}4 through @minus{}1 and 1 through 4; shifts by these
2973 amounts are handled as multiple single-bit shifts rather than a single
2974 variable-length shift.
2976 @item Q
2977 A memory reference which requires an additional word (address or
2978 offset) after the opcode.
2980 @item R
2981 A memory reference that is encoded within the opcode.
2983 @end table
2985 @item PowerPC and IBM RS6000---@file{config/rs6000/constraints.md}
2986 @table @code
2987 @item b
2988 Address base register
2990 @item d
2991 Floating point register (containing 64-bit value)
2993 @item f
2994 Floating point register (containing 32-bit value)
2996 @item v
2997 Altivec vector register
2999 @item wa
3000 Any VSX register if the @option{-mvsx} option was used or NO_REGS.
3002 When using any of the register constraints (@code{wa}, @code{wd},
3003 @code{wf}, @code{wg}, @code{wh}, @code{wi}, @code{wj}, @code{wk},
3004 @code{wl}, @code{wm}, @code{wo}, @code{wp}, @code{wq}, @code{ws},
3005 @code{wt}, @code{wu}, @code{wv}, @code{ww}, or @code{wy})
3006 that take VSX registers, you must use @code{%x<n>} in the template so
3007 that the correct register is used.  Otherwise the register number
3008 output in the assembly file will be incorrect if an Altivec register
3009 is an operand of a VSX instruction that expects VSX register
3010 numbering.
3012 @smallexample
3013 asm ("xvadddp %x0,%x1,%x2"
3014      : "=wa" (v1)
3015      : "wa" (v2), "wa" (v3));
3016 @end smallexample
3018 @noindent
3019 is correct, but:
3021 @smallexample
3022 asm ("xvadddp %0,%1,%2" 
3023      : "=wa" (v1) 
3024      : "wa" (v2), "wa" (v3));
3025 @end smallexample
3027 @noindent
3028 is not correct.
3030 If an instruction only takes Altivec registers, you do not want to use
3031 @code{%x<n>}.
3033 @smallexample
3034 asm ("xsaddqp %0,%1,%2"
3035      : "=v" (v1)
3036      : "v" (v2), "v" (v3));
3037 @end smallexample
3039 @noindent
3040 is correct because the @code{xsaddqp} instruction only takes Altivec
3041 registers, while:
3043 @smallexample
3044 asm ("xsaddqp %x0,%x1,%x2" 
3045      : "=v" (v1) 
3046      : "v" (v2), "v" (v3));
3047 @end smallexample
3049 @noindent
3050 is incorrect.
3052 @item wb
3053 Altivec register if @option{-mcpu=power9} is used or NO_REGS.
3055 @item wd
3056 VSX vector register to hold vector double data or NO_REGS.
3058 @item we
3059 VSX register if the @option{-mcpu=power9} and @option{-m64} options
3060 were used or NO_REGS.
3062 @item wf
3063 VSX vector register to hold vector float data or NO_REGS.
3065 @item wg
3066 If @option{-mmfpgpr} was used, a floating point register or NO_REGS.
3068 @item wh
3069 Floating point register if direct moves are available, or NO_REGS.
3071 @item wi
3072 FP or VSX register to hold 64-bit integers for VSX insns or NO_REGS.
3074 @item wj
3075 FP or VSX register to hold 64-bit integers for direct moves or NO_REGS.
3077 @item wk
3078 FP or VSX register to hold 64-bit doubles for direct moves or NO_REGS.
3080 @item wl
3081 Floating point register if the LFIWAX instruction is enabled or NO_REGS.
3083 @item wm
3084 VSX register if direct move instructions are enabled, or NO_REGS.
3086 @item wn
3087 No register (NO_REGS).
3089 @item wo
3090 VSX register to use for ISA 3.0 vector instructions, or NO_REGS.
3092 @item wp
3093 VSX register to use for IEEE 128-bit floating point TFmode, or NO_REGS.
3095 @item wq
3096 VSX register to use for IEEE 128-bit floating point, or NO_REGS.
3098 @item wr
3099 General purpose register if 64-bit instructions are enabled or NO_REGS.
3101 @item ws
3102 VSX vector register to hold scalar double values or NO_REGS.
3104 @item wt
3105 VSX vector register to hold 128 bit integer or NO_REGS.
3107 @item wu
3108 Altivec register to use for float/32-bit int loads/stores  or NO_REGS.
3110 @item wv
3111 Altivec register to use for double loads/stores  or NO_REGS.
3113 @item ww
3114 FP or VSX register to perform float operations under @option{-mvsx} or NO_REGS.
3116 @item wx
3117 Floating point register if the STFIWX instruction is enabled or NO_REGS.
3119 @item wy
3120 FP or VSX register to perform ISA 2.07 float ops or NO_REGS.
3122 @item wz
3123 Floating point register if the LFIWZX instruction is enabled or NO_REGS.
3125 @item wA
3126 Address base register if 64-bit instructions are enabled or NO_REGS.
3128 @item wB
3129 Signed 5-bit constant integer that can be loaded into an altivec register.
3131 @item wD
3132 Int constant that is the element number of the 64-bit scalar in a vector.
3134 @item wE
3135 Vector constant that can be loaded with the XXSPLTIB instruction.
3137 @item wF
3138 Memory operand suitable for power9 fusion load/stores.
3140 @item wG
3141 Memory operand suitable for TOC fusion memory references.
3143 @item wH
3144 Altivec register if @option{-mvsx-small-integer}.
3146 @item wI
3147 Floating point register if @option{-mvsx-small-integer}.
3149 @item wJ
3150 FP register if @option{-mvsx-small-integer} and @option{-mpower9-vector}.
3152 @item wK
3153 Altivec register if @option{-mvsx-small-integer} and @option{-mpower9-vector}.
3155 @item wL
3156 Int constant that is the element number that the MFVSRLD instruction.
3157 targets.
3159 @item wM
3160 Match vector constant with all 1's if the XXLORC instruction is available.
3162 @item wO
3163 A memory operand suitable for the ISA 3.0 vector d-form instructions.
3165 @item wQ
3166 A memory address that will work with the @code{lq} and @code{stq}
3167 instructions.
3169 @item wS
3170 Vector constant that can be loaded with XXSPLTIB & sign extension.
3172 @item h
3173 @samp{MQ}, @samp{CTR}, or @samp{LINK} register
3175 @item c
3176 @samp{CTR} register
3178 @item l
3179 @samp{LINK} register
3181 @item x
3182 @samp{CR} register (condition register) number 0
3184 @item y
3185 @samp{CR} register (condition register)
3187 @item z
3188 @samp{XER[CA]} carry bit (part of the XER register)
3190 @item I
3191 Signed 16-bit constant
3193 @item J
3194 Unsigned 16-bit constant shifted left 16 bits (use @samp{L} instead for
3195 @code{SImode} constants)
3197 @item K
3198 Unsigned 16-bit constant
3200 @item L
3201 Signed 16-bit constant shifted left 16 bits
3203 @item M
3204 Constant larger than 31
3206 @item N
3207 Exact power of 2
3209 @item O
3210 Zero
3212 @item P
3213 Constant whose negation is a signed 16-bit constant
3215 @item G
3216 Floating point constant that can be loaded into a register with one
3217 instruction per word
3219 @item H
3220 Integer/Floating point constant that can be loaded into a register using
3221 three instructions
3223 @item m
3224 Memory operand.
3225 Normally, @code{m} does not allow addresses that update the base register.
3226 If @samp{<} or @samp{>} constraint is also used, they are allowed and
3227 therefore on PowerPC targets in that case it is only safe
3228 to use @samp{m<>} in an @code{asm} statement if that @code{asm} statement
3229 accesses the operand exactly once.  The @code{asm} statement must also
3230 use @samp{%U@var{<opno>}} as a placeholder for the ``update'' flag in the
3231 corresponding load or store instruction.  For example:
3233 @smallexample
3234 asm ("st%U0 %1,%0" : "=m<>" (mem) : "r" (val));
3235 @end smallexample
3237 is correct but:
3239 @smallexample
3240 asm ("st %1,%0" : "=m<>" (mem) : "r" (val));
3241 @end smallexample
3243 is not.
3245 @item es
3246 A ``stable'' memory operand; that is, one which does not include any
3247 automodification of the base register.  This used to be useful when
3248 @samp{m} allowed automodification of the base register, but as those are now only
3249 allowed when @samp{<} or @samp{>} is used, @samp{es} is basically the same
3250 as @samp{m} without @samp{<} and @samp{>}.
3252 @item Q
3253 Memory operand that is an offset from a register (it is usually better
3254 to use @samp{m} or @samp{es} in @code{asm} statements)
3256 @item Z
3257 Memory operand that is an indexed or indirect from a register (it is
3258 usually better to use @samp{m} or @samp{es} in @code{asm} statements)
3260 @item R
3261 AIX TOC entry
3263 @item a
3264 Address operand that is an indexed or indirect from a register (@samp{p} is
3265 preferable for @code{asm} statements)
3267 @item U
3268 System V Release 4 small data area reference
3270 @item W
3271 Vector constant that does not require memory
3273 @item j
3274 Vector constant that is all zeros.
3276 @end table
3278 @item RL78---@file{config/rl78/constraints.md}
3279 @table @code
3281 @item Int3
3282 An integer constant in the range 1 @dots{} 7.
3283 @item Int8
3284 An integer constant in the range 0 @dots{} 255.
3285 @item J
3286 An integer constant in the range @minus{}255 @dots{} 0
3287 @item K
3288 The integer constant 1.
3289 @item L
3290 The integer constant -1.
3291 @item M
3292 The integer constant 0.
3293 @item N
3294 The integer constant 2.
3295 @item O
3296 The integer constant -2.
3297 @item P
3298 An integer constant in the range 1 @dots{} 15.
3299 @item Qbi
3300 The built-in compare types--eq, ne, gtu, ltu, geu, and leu.
3301 @item Qsc
3302 The synthetic compare types--gt, lt, ge, and le.
3303 @item Wab
3304 A memory reference with an absolute address.
3305 @item Wbc
3306 A memory reference using @code{BC} as a base register, with an optional offset.
3307 @item Wca
3308 A memory reference using @code{AX}, @code{BC}, @code{DE}, or @code{HL} for the address, for calls.
3309 @item Wcv
3310 A memory reference using any 16-bit register pair for the address, for calls.
3311 @item Wd2
3312 A memory reference using @code{DE} as a base register, with an optional offset.
3313 @item Wde
3314 A memory reference using @code{DE} as a base register, without any offset.
3315 @item Wfr
3316 Any memory reference to an address in the far address space.
3317 @item Wh1
3318 A memory reference using @code{HL} as a base register, with an optional one-byte offset.
3319 @item Whb
3320 A memory reference using @code{HL} as a base register, with @code{B} or @code{C} as the index register.
3321 @item Whl
3322 A memory reference using @code{HL} as a base register, without any offset.
3323 @item Ws1
3324 A memory reference using @code{SP} as a base register, with an optional one-byte offset.
3325 @item Y
3326 Any memory reference to an address in the near address space.
3327 @item A
3328 The @code{AX} register.
3329 @item B
3330 The @code{BC} register.
3331 @item D
3332 The @code{DE} register.
3333 @item R
3334 @code{A} through @code{L} registers.
3335 @item S
3336 The @code{SP} register.
3337 @item T
3338 The @code{HL} register.
3339 @item Z08W
3340 The 16-bit @code{R8} register.
3341 @item Z10W
3342 The 16-bit @code{R10} register.
3343 @item Zint
3344 The registers reserved for interrupts (@code{R24} to @code{R31}).
3345 @item a
3346 The @code{A} register.
3347 @item b
3348 The @code{B} register.
3349 @item c
3350 The @code{C} register.
3351 @item d
3352 The @code{D} register.
3353 @item e
3354 The @code{E} register.
3355 @item h
3356 The @code{H} register.
3357 @item l
3358 The @code{L} register.
3359 @item v
3360 The virtual registers.
3361 @item w
3362 The @code{PSW} register.
3363 @item x
3364 The @code{X} register.
3366 @end table
3368 @item RISC-V---@file{config/riscv/constraints.md}
3369 @table @code
3371 @item f
3372 A floating-point register (if availiable).
3374 @item I
3375 An I-type 12-bit signed immediate.
3377 @item J
3378 Integer zero.
3380 @item K
3381 A 5-bit unsigned immediate for CSR access instructions.
3383 @item A
3384 An address that is held in a general-purpose register.
3386 @end table
3388 @item RX---@file{config/rx/constraints.md}
3389 @table @code
3390 @item Q
3391 An address which does not involve register indirect addressing or
3392 pre/post increment/decrement addressing.
3394 @item Symbol
3395 A symbol reference.
3397 @item Int08
3398 A constant in the range @minus{}256 to 255, inclusive.
3400 @item Sint08
3401 A constant in the range @minus{}128 to 127, inclusive.
3403 @item Sint16
3404 A constant in the range @minus{}32768 to 32767, inclusive.
3406 @item Sint24
3407 A constant in the range @minus{}8388608 to 8388607, inclusive.
3409 @item Uint04
3410 A constant in the range 0 to 15, inclusive.
3412 @end table
3414 @item S/390 and zSeries---@file{config/s390/s390.h}
3415 @table @code
3416 @item a
3417 Address register (general purpose register except r0)
3419 @item c
3420 Condition code register
3422 @item d
3423 Data register (arbitrary general purpose register)
3425 @item f
3426 Floating-point register
3428 @item I
3429 Unsigned 8-bit constant (0--255)
3431 @item J
3432 Unsigned 12-bit constant (0--4095)
3434 @item K
3435 Signed 16-bit constant (@minus{}32768--32767)
3437 @item L
3438 Value appropriate as displacement.
3439 @table @code
3440 @item (0..4095)
3441 for short displacement
3442 @item (@minus{}524288..524287)
3443 for long displacement
3444 @end table
3446 @item M
3447 Constant integer with a value of 0x7fffffff.
3449 @item N
3450 Multiple letter constraint followed by 4 parameter letters.
3451 @table @code
3452 @item 0..9:
3453 number of the part counting from most to least significant
3454 @item H,Q:
3455 mode of the part
3456 @item D,S,H:
3457 mode of the containing operand
3458 @item 0,F:
3459 value of the other parts (F---all bits set)
3460 @end table
3461 The constraint matches if the specified part of a constant
3462 has a value different from its other parts.
3464 @item Q
3465 Memory reference without index register and with short displacement.
3467 @item R
3468 Memory reference with index register and short displacement.
3470 @item S
3471 Memory reference without index register but with long displacement.
3473 @item T
3474 Memory reference with index register and long displacement.
3476 @item U
3477 Pointer with short displacement.
3479 @item W
3480 Pointer with long displacement.
3482 @item Y
3483 Shift count operand.
3485 @end table
3487 @need 1000
3488 @item SPARC---@file{config/sparc/sparc.h}
3489 @table @code
3490 @item f
3491 Floating-point register on the SPARC-V8 architecture and
3492 lower floating-point register on the SPARC-V9 architecture.
3494 @item e
3495 Floating-point register.  It is equivalent to @samp{f} on the
3496 SPARC-V8 architecture and contains both lower and upper
3497 floating-point registers on the SPARC-V9 architecture.
3499 @item c
3500 Floating-point condition code register.
3502 @item d
3503 Lower floating-point register.  It is only valid on the SPARC-V9
3504 architecture when the Visual Instruction Set is available.
3506 @item b
3507 Floating-point register.  It is only valid on the SPARC-V9 architecture
3508 when the Visual Instruction Set is available.
3510 @item h
3511 64-bit global or out register for the SPARC-V8+ architecture.
3513 @item C
3514 The constant all-ones, for floating-point.
3516 @item A
3517 Signed 5-bit constant
3519 @item D
3520 A vector constant
3522 @item I
3523 Signed 13-bit constant
3525 @item J
3526 Zero
3528 @item K
3529 32-bit constant with the low 12 bits clear (a constant that can be
3530 loaded with the @code{sethi} instruction)
3532 @item L
3533 A constant in the range supported by @code{movcc} instructions (11-bit
3534 signed immediate)
3536 @item M
3537 A constant in the range supported by @code{movrcc} instructions (10-bit
3538 signed immediate)
3540 @item N
3541 Same as @samp{K}, except that it verifies that bits that are not in the
3542 lower 32-bit range are all zero.  Must be used instead of @samp{K} for
3543 modes wider than @code{SImode}
3545 @item O
3546 The constant 4096
3548 @item G
3549 Floating-point zero
3551 @item H
3552 Signed 13-bit constant, sign-extended to 32 or 64 bits
3554 @item P
3555 The constant -1
3557 @item Q
3558 Floating-point constant whose integral representation can
3559 be moved into an integer register using a single sethi
3560 instruction
3562 @item R
3563 Floating-point constant whose integral representation can
3564 be moved into an integer register using a single mov
3565 instruction
3567 @item S
3568 Floating-point constant whose integral representation can
3569 be moved into an integer register using a high/lo_sum
3570 instruction sequence
3572 @item T
3573 Memory address aligned to an 8-byte boundary
3575 @item U
3576 Even register
3578 @item W
3579 Memory address for @samp{e} constraint registers
3581 @item w
3582 Memory address with only a base register
3584 @item Y
3585 Vector zero
3587 @end table
3589 @item SPU---@file{config/spu/spu.h}
3590 @table @code
3591 @item a
3592 An immediate which can be loaded with the il/ila/ilh/ilhu instructions.  const_int is treated as a 64 bit value.
3594 @item c
3595 An immediate for and/xor/or instructions.  const_int is treated as a 64 bit value.
3597 @item d
3598 An immediate for the @code{iohl} instruction.  const_int is treated as a 64 bit value.
3600 @item f
3601 An immediate which can be loaded with @code{fsmbi}.
3603 @item A
3604 An immediate which can be loaded with the il/ila/ilh/ilhu instructions.  const_int is treated as a 32 bit value.
3606 @item B
3607 An immediate for most arithmetic instructions.  const_int is treated as a 32 bit value.
3609 @item C
3610 An immediate for and/xor/or instructions.  const_int is treated as a 32 bit value.
3612 @item D
3613 An immediate for the @code{iohl} instruction.  const_int is treated as a 32 bit value.
3615 @item I
3616 A constant in the range [@minus{}64, 63] for shift/rotate instructions.
3618 @item J
3619 An unsigned 7-bit constant for conversion/nop/channel instructions.
3621 @item K
3622 A signed 10-bit constant for most arithmetic instructions.
3624 @item M
3625 A signed 16 bit immediate for @code{stop}.
3627 @item N
3628 An unsigned 16-bit constant for @code{iohl} and @code{fsmbi}.
3630 @item O
3631 An unsigned 7-bit constant whose 3 least significant bits are 0.
3633 @item P
3634 An unsigned 3-bit constant for 16-byte rotates and shifts
3636 @item R
3637 Call operand, reg, for indirect calls
3639 @item S
3640 Call operand, symbol, for relative calls.
3642 @item T
3643 Call operand, const_int, for absolute calls.
3645 @item U
3646 An immediate which can be loaded with the il/ila/ilh/ilhu instructions.  const_int is sign extended to 128 bit.
3648 @item W
3649 An immediate for shift and rotate instructions.  const_int is treated as a 32 bit value.
3651 @item Y
3652 An immediate for and/xor/or instructions.  const_int is sign extended as a 128 bit.
3654 @item Z
3655 An immediate for the @code{iohl} instruction.  const_int is sign extended to 128 bit.
3657 @end table
3659 @item TI C6X family---@file{config/c6x/constraints.md}
3660 @table @code
3661 @item a
3662 Register file A (A0--A31).
3664 @item b
3665 Register file B (B0--B31).
3667 @item A
3668 Predicate registers in register file A (A0--A2 on C64X and
3669 higher, A1 and A2 otherwise).
3671 @item B
3672 Predicate registers in register file B (B0--B2).
3674 @item C
3675 A call-used register in register file B (B0--B9, B16--B31).
3677 @item Da
3678 Register file A, excluding predicate registers (A3--A31,
3679 plus A0 if not C64X or higher).
3681 @item Db
3682 Register file B, excluding predicate registers (B3--B31).
3684 @item Iu4
3685 Integer constant in the range 0 @dots{} 15.
3687 @item Iu5
3688 Integer constant in the range 0 @dots{} 31.
3690 @item In5
3691 Integer constant in the range @minus{}31 @dots{} 0.
3693 @item Is5
3694 Integer constant in the range @minus{}16 @dots{} 15.
3696 @item I5x
3697 Integer constant that can be the operand of an ADDA or a SUBA insn.
3699 @item IuB
3700 Integer constant in the range 0 @dots{} 65535.
3702 @item IsB
3703 Integer constant in the range @minus{}32768 @dots{} 32767.
3705 @item IsC
3706 Integer constant in the range @math{-2^{20}} @dots{} @math{2^{20} - 1}.
3708 @item Jc
3709 Integer constant that is a valid mask for the clr instruction.
3711 @item Js
3712 Integer constant that is a valid mask for the set instruction.
3714 @item Q
3715 Memory location with A base register.
3717 @item R
3718 Memory location with B base register.
3720 @ifset INTERNALS
3721 @item S0
3722 On C64x+ targets, a GP-relative small data reference.
3724 @item S1
3725 Any kind of @code{SYMBOL_REF}, for use in a call address.
3727 @item Si
3728 Any kind of immediate operand, unless it matches the S0 constraint.
3730 @item T
3731 Memory location with B base register, but not using a long offset.
3733 @item W
3734 A memory operand with an address that cannot be used in an unaligned access.
3736 @end ifset
3737 @item Z
3738 Register B14 (aka DP).
3740 @end table
3742 @item TILE-Gx---@file{config/tilegx/constraints.md}
3743 @table @code
3744 @item R00
3745 @itemx R01
3746 @itemx R02
3747 @itemx R03
3748 @itemx R04
3749 @itemx R05
3750 @itemx R06
3751 @itemx R07
3752 @itemx R08
3753 @itemx R09
3754 @itemx R10
3755 Each of these represents a register constraint for an individual
3756 register, from r0 to r10.
3758 @item I
3759 Signed 8-bit integer constant.
3761 @item J
3762 Signed 16-bit integer constant.
3764 @item K
3765 Unsigned 16-bit integer constant.
3767 @item L
3768 Integer constant that fits in one signed byte when incremented by one
3769 (@minus{}129 @dots{} 126).
3771 @item m
3772 Memory operand.  If used together with @samp{<} or @samp{>}, the
3773 operand can have postincrement which requires printing with @samp{%In}
3774 and @samp{%in} on TILE-Gx.  For example:
3776 @smallexample
3777 asm ("st_add %I0,%1,%i0" : "=m<>" (*mem) : "r" (val));
3778 @end smallexample
3780 @item M
3781 A bit mask suitable for the BFINS instruction.
3783 @item N
3784 Integer constant that is a byte tiled out eight times.
3786 @item O
3787 The integer zero constant.
3789 @item P
3790 Integer constant that is a sign-extended byte tiled out as four shorts.
3792 @item Q
3793 Integer constant that fits in one signed byte when incremented
3794 (@minus{}129 @dots{} 126), but excluding -1.
3796 @item S
3797 Integer constant that has all 1 bits consecutive and starting at bit 0.
3799 @item T
3800 A 16-bit fragment of a got, tls, or pc-relative reference.
3802 @item U
3803 Memory operand except postincrement.  This is roughly the same as
3804 @samp{m} when not used together with @samp{<} or @samp{>}.
3806 @item W
3807 An 8-element vector constant with identical elements.
3809 @item Y
3810 A 4-element vector constant with identical elements.
3812 @item Z0
3813 The integer constant 0xffffffff.
3815 @item Z1
3816 The integer constant 0xffffffff00000000.
3818 @end table
3820 @item TILEPro---@file{config/tilepro/constraints.md}
3821 @table @code
3822 @item R00
3823 @itemx R01
3824 @itemx R02
3825 @itemx R03
3826 @itemx R04
3827 @itemx R05
3828 @itemx R06
3829 @itemx R07
3830 @itemx R08
3831 @itemx R09
3832 @itemx R10
3833 Each of these represents a register constraint for an individual
3834 register, from r0 to r10.
3836 @item I
3837 Signed 8-bit integer constant.
3839 @item J
3840 Signed 16-bit integer constant.
3842 @item K
3843 Nonzero integer constant with low 16 bits zero.
3845 @item L
3846 Integer constant that fits in one signed byte when incremented by one
3847 (@minus{}129 @dots{} 126).
3849 @item m
3850 Memory operand.  If used together with @samp{<} or @samp{>}, the
3851 operand can have postincrement which requires printing with @samp{%In}
3852 and @samp{%in} on TILEPro.  For example:
3854 @smallexample
3855 asm ("swadd %I0,%1,%i0" : "=m<>" (mem) : "r" (val));
3856 @end smallexample
3858 @item M
3859 A bit mask suitable for the MM instruction.
3861 @item N
3862 Integer constant that is a byte tiled out four times.
3864 @item O
3865 The integer zero constant.
3867 @item P
3868 Integer constant that is a sign-extended byte tiled out as two shorts.
3870 @item Q
3871 Integer constant that fits in one signed byte when incremented
3872 (@minus{}129 @dots{} 126), but excluding -1.
3874 @item T
3875 A symbolic operand, or a 16-bit fragment of a got, tls, or pc-relative
3876 reference.
3878 @item U
3879 Memory operand except postincrement.  This is roughly the same as
3880 @samp{m} when not used together with @samp{<} or @samp{>}.
3882 @item W
3883 A 4-element vector constant with identical elements.
3885 @item Y
3886 A 2-element vector constant with identical elements.
3888 @end table
3890 @item Visium---@file{config/visium/constraints.md}
3891 @table @code
3892 @item b
3893 EAM register @code{mdb}
3895 @item c
3896 EAM register @code{mdc}
3898 @item f
3899 Floating point register
3901 @ifset INTERNALS
3902 @item k
3903 Register for sibcall optimization
3904 @end ifset
3906 @item l
3907 General register, but not @code{r29}, @code{r30} and @code{r31}
3909 @item t
3910 Register @code{r1}
3912 @item u
3913 Register @code{r2}
3915 @item v
3916 Register @code{r3}
3918 @item G
3919 Floating-point constant 0.0
3921 @item J
3922 Integer constant in the range 0 .. 65535 (16-bit immediate)
3924 @item K
3925 Integer constant in the range 1 .. 31 (5-bit immediate)
3927 @item L
3928 Integer constant in the range @minus{}65535 .. @minus{}1 (16-bit negative immediate)
3930 @item M
3931 Integer constant @minus{}1
3933 @item O
3934 Integer constant 0
3936 @item P
3937 Integer constant 32
3938 @end table
3940 @item x86 family---@file{config/i386/constraints.md}
3941 @table @code
3942 @item R
3943 Legacy register---the eight integer registers available on all
3944 i386 processors (@code{a}, @code{b}, @code{c}, @code{d},
3945 @code{si}, @code{di}, @code{bp}, @code{sp}).
3947 @item q
3948 Any register accessible as @code{@var{r}l}.  In 32-bit mode, @code{a},
3949 @code{b}, @code{c}, and @code{d}; in 64-bit mode, any integer register.
3951 @item Q
3952 Any register accessible as @code{@var{r}h}: @code{a}, @code{b},
3953 @code{c}, and @code{d}.
3955 @ifset INTERNALS
3956 @item l
3957 Any register that can be used as the index in a base+index memory
3958 access: that is, any general register except the stack pointer.
3959 @end ifset
3961 @item a
3962 The @code{a} register.
3964 @item b
3965 The @code{b} register.
3967 @item c
3968 The @code{c} register.
3970 @item d
3971 The @code{d} register.
3973 @item S
3974 The @code{si} register.
3976 @item D
3977 The @code{di} register.
3979 @item A
3980 The @code{a} and @code{d} registers.  This class is used for instructions
3981 that return double word results in the @code{ax:dx} register pair.  Single
3982 word values will be allocated either in @code{ax} or @code{dx}.
3983 For example on i386 the following implements @code{rdtsc}:
3985 @smallexample
3986 unsigned long long rdtsc (void)
3988   unsigned long long tick;
3989   __asm__ __volatile__("rdtsc":"=A"(tick));
3990   return tick;
3992 @end smallexample
3994 This is not correct on x86-64 as it would allocate tick in either @code{ax}
3995 or @code{dx}.  You have to use the following variant instead:
3997 @smallexample
3998 unsigned long long rdtsc (void)
4000   unsigned int tickl, tickh;
4001   __asm__ __volatile__("rdtsc":"=a"(tickl),"=d"(tickh));
4002   return ((unsigned long long)tickh << 32)|tickl;
4004 @end smallexample
4007 @item f
4008 Any 80387 floating-point (stack) register.
4010 @item t
4011 Top of 80387 floating-point stack (@code{%st(0)}).
4013 @item u
4014 Second from top of 80387 floating-point stack (@code{%st(1)}).
4016 @item y
4017 Any MMX register.
4019 @item x
4020 Any SSE register.
4022 @item Yz
4023 First SSE register (@code{%xmm0}).
4025 @ifset INTERNALS
4026 @item Y2
4027 Any SSE register, when SSE2 is enabled.
4029 @item Yi
4030 Any SSE register, when SSE2 and inter-unit moves are enabled.
4032 @item Ym
4033 Any MMX register, when inter-unit moves are enabled.
4034 @end ifset
4036 @item I
4037 Integer constant in the range 0 @dots{} 31, for 32-bit shifts.
4039 @item J
4040 Integer constant in the range 0 @dots{} 63, for 64-bit shifts.
4042 @item K
4043 Signed 8-bit integer constant.
4045 @item L
4046 @code{0xFF} or @code{0xFFFF}, for andsi as a zero-extending move.
4048 @item M
4049 0, 1, 2, or 3 (shifts for the @code{lea} instruction).
4051 @item N
4052 Unsigned 8-bit integer constant (for @code{in} and @code{out}
4053 instructions).
4055 @ifset INTERNALS
4056 @item O
4057 Integer constant in the range 0 @dots{} 127, for 128-bit shifts.
4058 @end ifset
4060 @item G
4061 Standard 80387 floating point constant.
4063 @item C
4064 SSE constant zero operand.
4066 @item e
4067 32-bit signed integer constant, or a symbolic reference known
4068 to fit that range (for immediate operands in sign-extending x86-64
4069 instructions).
4071 @item Z
4072 32-bit unsigned integer constant, or a symbolic reference known
4073 to fit that range (for immediate operands in zero-extending x86-64
4074 instructions).
4076 @end table
4078 @item Xstormy16---@file{config/stormy16/stormy16.h}
4079 @table @code
4080 @item a
4081 Register r0.
4083 @item b
4084 Register r1.
4086 @item c
4087 Register r2.
4089 @item d
4090 Register r8.
4092 @item e
4093 Registers r0 through r7.
4095 @item t
4096 Registers r0 and r1.
4098 @item y
4099 The carry register.
4101 @item z
4102 Registers r8 and r9.
4104 @item I
4105 A constant between 0 and 3 inclusive.
4107 @item J
4108 A constant that has exactly one bit set.
4110 @item K
4111 A constant that has exactly one bit clear.
4113 @item L
4114 A constant between 0 and 255 inclusive.
4116 @item M
4117 A constant between @minus{}255 and 0 inclusive.
4119 @item N
4120 A constant between @minus{}3 and 0 inclusive.
4122 @item O
4123 A constant between 1 and 4 inclusive.
4125 @item P
4126 A constant between @minus{}4 and @minus{}1 inclusive.
4128 @item Q
4129 A memory reference that is a stack push.
4131 @item R
4132 A memory reference that is a stack pop.
4134 @item S
4135 A memory reference that refers to a constant address of known value.
4137 @item T
4138 The register indicated by Rx (not implemented yet).
4140 @item U
4141 A constant that is not between 2 and 15 inclusive.
4143 @item Z
4144 The constant 0.
4146 @end table
4148 @item Xtensa---@file{config/xtensa/constraints.md}
4149 @table @code
4150 @item a
4151 General-purpose 32-bit register
4153 @item b
4154 One-bit boolean register
4156 @item A
4157 MAC16 40-bit accumulator register
4159 @item I
4160 Signed 12-bit integer constant, for use in MOVI instructions
4162 @item J
4163 Signed 8-bit integer constant, for use in ADDI instructions
4165 @item K
4166 Integer constant valid for BccI instructions
4168 @item L
4169 Unsigned constant valid for BccUI instructions
4171 @end table
4173 @end table
4175 @ifset INTERNALS
4176 @node Disable Insn Alternatives
4177 @subsection Disable insn alternatives using the @code{enabled} attribute
4178 @cindex enabled
4180 There are three insn attributes that may be used to selectively disable
4181 instruction alternatives:
4183 @table @code
4184 @item enabled
4185 Says whether an alternative is available on the current subtarget.
4187 @item preferred_for_size
4188 Says whether an enabled alternative should be used in code that is
4189 optimized for size.
4191 @item preferred_for_speed
4192 Says whether an enabled alternative should be used in code that is
4193 optimized for speed.
4194 @end table
4196 All these attributes should use @code{(const_int 1)} to allow an alternative
4197 or @code{(const_int 0)} to disallow it.  The attributes must be a static
4198 property of the subtarget; they cannot for example depend on the
4199 current operands, on the current optimization level, on the location
4200 of the insn within the body of a loop, on whether register allocation
4201 has finished, or on the current compiler pass.
4203 The @code{enabled} attribute is a correctness property.  It tells GCC to act
4204 as though the disabled alternatives were never defined in the first place.
4205 This is useful when adding new instructions to an existing pattern in
4206 cases where the new instructions are only available for certain cpu
4207 architecture levels (typically mapped to the @code{-march=} command-line
4208 option).
4210 In contrast, the @code{preferred_for_size} and @code{preferred_for_speed}
4211 attributes are strong optimization hints rather than correctness properties.
4212 @code{preferred_for_size} tells GCC which alternatives to consider when
4213 adding or modifying an instruction that GCC wants to optimize for size.
4214 @code{preferred_for_speed} does the same thing for speed.  Note that things
4215 like code motion can lead to cases where code optimized for size uses
4216 alternatives that are not preferred for size, and similarly for speed.
4218 Although @code{define_insn}s can in principle specify the @code{enabled}
4219 attribute directly, it is often clearer to have subsiduary attributes
4220 for each architectural feature of interest.  The @code{define_insn}s
4221 can then use these subsiduary attributes to say which alternatives
4222 require which features.  The example below does this for @code{cpu_facility}.
4224 E.g. the following two patterns could easily be merged using the @code{enabled}
4225 attribute:
4227 @smallexample
4229 (define_insn "*movdi_old"
4230   [(set (match_operand:DI 0 "register_operand" "=d")
4231         (match_operand:DI 1 "register_operand" " d"))]
4232   "!TARGET_NEW"
4233   "lgr %0,%1")
4235 (define_insn "*movdi_new"
4236   [(set (match_operand:DI 0 "register_operand" "=d,f,d")
4237         (match_operand:DI 1 "register_operand" " d,d,f"))]
4238   "TARGET_NEW"
4239   "@@
4240    lgr  %0,%1
4241    ldgr %0,%1
4242    lgdr %0,%1")
4244 @end smallexample
4248 @smallexample
4250 (define_insn "*movdi_combined"
4251   [(set (match_operand:DI 0 "register_operand" "=d,f,d")
4252         (match_operand:DI 1 "register_operand" " d,d,f"))]
4253   ""
4254   "@@
4255    lgr  %0,%1
4256    ldgr %0,%1
4257    lgdr %0,%1"
4258   [(set_attr "cpu_facility" "*,new,new")])
4260 @end smallexample
4262 with the @code{enabled} attribute defined like this:
4264 @smallexample
4266 (define_attr "cpu_facility" "standard,new" (const_string "standard"))
4268 (define_attr "enabled" ""
4269   (cond [(eq_attr "cpu_facility" "standard") (const_int 1)
4270          (and (eq_attr "cpu_facility" "new")
4271               (ne (symbol_ref "TARGET_NEW") (const_int 0)))
4272          (const_int 1)]
4273         (const_int 0)))
4275 @end smallexample
4277 @end ifset
4279 @ifset INTERNALS
4280 @node Define Constraints
4281 @subsection Defining Machine-Specific Constraints
4282 @cindex defining constraints
4283 @cindex constraints, defining
4285 Machine-specific constraints fall into two categories: register and
4286 non-register constraints.  Within the latter category, constraints
4287 which allow subsets of all possible memory or address operands should
4288 be specially marked, to give @code{reload} more information.
4290 Machine-specific constraints can be given names of arbitrary length,
4291 but they must be entirely composed of letters, digits, underscores
4292 (@samp{_}), and angle brackets (@samp{< >}).  Like C identifiers, they
4293 must begin with a letter or underscore.
4295 In order to avoid ambiguity in operand constraint strings, no
4296 constraint can have a name that begins with any other constraint's
4297 name.  For example, if @code{x} is defined as a constraint name,
4298 @code{xy} may not be, and vice versa.  As a consequence of this rule,
4299 no constraint may begin with one of the generic constraint letters:
4300 @samp{E F V X g i m n o p r s}.
4302 Register constraints correspond directly to register classes.
4303 @xref{Register Classes}.  There is thus not much flexibility in their
4304 definitions.
4306 @deffn {MD Expression} define_register_constraint name regclass docstring
4307 All three arguments are string constants.
4308 @var{name} is the name of the constraint, as it will appear in
4309 @code{match_operand} expressions.  If @var{name} is a multi-letter
4310 constraint its length shall be the same for all constraints starting
4311 with the same letter.  @var{regclass} can be either the
4312 name of the corresponding register class (@pxref{Register Classes}),
4313 or a C expression which evaluates to the appropriate register class.
4314 If it is an expression, it must have no side effects, and it cannot
4315 look at the operand.  The usual use of expressions is to map some
4316 register constraints to @code{NO_REGS} when the register class
4317 is not available on a given subarchitecture.
4319 @var{docstring} is a sentence documenting the meaning of the
4320 constraint.  Docstrings are explained further below.
4321 @end deffn
4323 Non-register constraints are more like predicates: the constraint
4324 definition gives a boolean expression which indicates whether the
4325 constraint matches.
4327 @deffn {MD Expression} define_constraint name docstring exp
4328 The @var{name} and @var{docstring} arguments are the same as for
4329 @code{define_register_constraint}, but note that the docstring comes
4330 immediately after the name for these expressions.  @var{exp} is an RTL
4331 expression, obeying the same rules as the RTL expressions in predicate
4332 definitions.  @xref{Defining Predicates}, for details.  If it
4333 evaluates true, the constraint matches; if it evaluates false, it
4334 doesn't. Constraint expressions should indicate which RTL codes they
4335 might match, just like predicate expressions.
4337 @code{match_test} C expressions have access to the
4338 following variables:
4340 @table @var
4341 @item op
4342 The RTL object defining the operand.
4343 @item mode
4344 The machine mode of @var{op}.
4345 @item ival
4346 @samp{INTVAL (@var{op})}, if @var{op} is a @code{const_int}.
4347 @item hval
4348 @samp{CONST_DOUBLE_HIGH (@var{op})}, if @var{op} is an integer
4349 @code{const_double}.
4350 @item lval
4351 @samp{CONST_DOUBLE_LOW (@var{op})}, if @var{op} is an integer
4352 @code{const_double}.
4353 @item rval
4354 @samp{CONST_DOUBLE_REAL_VALUE (@var{op})}, if @var{op} is a floating-point
4355 @code{const_double}.
4356 @end table
4358 The @var{*val} variables should only be used once another piece of the
4359 expression has verified that @var{op} is the appropriate kind of RTL
4360 object.
4361 @end deffn
4363 Most non-register constraints should be defined with
4364 @code{define_constraint}.  The remaining two definition expressions
4365 are only appropriate for constraints that should be handled specially
4366 by @code{reload} if they fail to match.
4368 @deffn {MD Expression} define_memory_constraint name docstring exp
4369 Use this expression for constraints that match a subset of all memory
4370 operands: that is, @code{reload} can make them match by converting the
4371 operand to the form @samp{@w{(mem (reg @var{X}))}}, where @var{X} is a
4372 base register (from the register class specified by
4373 @code{BASE_REG_CLASS}, @pxref{Register Classes}).
4375 For example, on the S/390, some instructions do not accept arbitrary
4376 memory references, but only those that do not make use of an index
4377 register.  The constraint letter @samp{Q} is defined to represent a
4378 memory address of this type.  If @samp{Q} is defined with
4379 @code{define_memory_constraint}, a @samp{Q} constraint can handle any
4380 memory operand, because @code{reload} knows it can simply copy the
4381 memory address into a base register if required.  This is analogous to
4382 the way an @samp{o} constraint can handle any memory operand.
4384 The syntax and semantics are otherwise identical to
4385 @code{define_constraint}.
4386 @end deffn
4388 @deffn {MD Expression} define_special_memory_constraint name docstring exp
4389 Use this expression for constraints that match a subset of all memory
4390 operands: that is, @code{reload} can not make them match by reloading
4391 the address as it is described for @code{define_memory_constraint} or
4392 such address reload is undesirable with the performance point of view.
4394 For example, @code{define_special_memory_constraint} can be useful if
4395 specifically aligned memory is necessary or desirable for some insn
4396 operand.
4398 The syntax and semantics are otherwise identical to
4399 @code{define_constraint}.
4400 @end deffn
4402 @deffn {MD Expression} define_address_constraint name docstring exp
4403 Use this expression for constraints that match a subset of all address
4404 operands: that is, @code{reload} can make the constraint match by
4405 converting the operand to the form @samp{@w{(reg @var{X})}}, again
4406 with @var{X} a base register.
4408 Constraints defined with @code{define_address_constraint} can only be
4409 used with the @code{address_operand} predicate, or machine-specific
4410 predicates that work the same way.  They are treated analogously to
4411 the generic @samp{p} constraint.
4413 The syntax and semantics are otherwise identical to
4414 @code{define_constraint}.
4415 @end deffn
4417 For historical reasons, names beginning with the letters @samp{G H}
4418 are reserved for constraints that match only @code{const_double}s, and
4419 names beginning with the letters @samp{I J K L M N O P} are reserved
4420 for constraints that match only @code{const_int}s.  This may change in
4421 the future.  For the time being, constraints with these names must be
4422 written in a stylized form, so that @code{genpreds} can tell you did
4423 it correctly:
4425 @smallexample
4426 @group
4427 (define_constraint "[@var{GHIJKLMNOP}]@dots{}"
4428   "@var{doc}@dots{}"
4429   (and (match_code "const_int")  ; @r{@code{const_double} for G/H}
4430        @var{condition}@dots{}))            ; @r{usually a @code{match_test}}
4431 @end group
4432 @end smallexample
4433 @c the semicolons line up in the formatted manual
4435 It is fine to use names beginning with other letters for constraints
4436 that match @code{const_double}s or @code{const_int}s.
4438 Each docstring in a constraint definition should be one or more complete
4439 sentences, marked up in Texinfo format.  @emph{They are currently unused.}
4440 In the future they will be copied into the GCC manual, in @ref{Machine
4441 Constraints}, replacing the hand-maintained tables currently found in
4442 that section.  Also, in the future the compiler may use this to give
4443 more helpful diagnostics when poor choice of @code{asm} constraints
4444 causes a reload failure.
4446 If you put the pseudo-Texinfo directive @samp{@@internal} at the
4447 beginning of a docstring, then (in the future) it will appear only in
4448 the internals manual's version of the machine-specific constraint tables.
4449 Use this for constraints that should not appear in @code{asm} statements.
4451 @node C Constraint Interface
4452 @subsection Testing constraints from C
4453 @cindex testing constraints
4454 @cindex constraints, testing
4456 It is occasionally useful to test a constraint from C code rather than
4457 implicitly via the constraint string in a @code{match_operand}.  The
4458 generated file @file{tm_p.h} declares a few interfaces for working
4459 with constraints.  At present these are defined for all constraints
4460 except @code{g} (which is equivalent to @code{general_operand}).
4462 Some valid constraint names are not valid C identifiers, so there is a
4463 mangling scheme for referring to them from C@.  Constraint names that
4464 do not contain angle brackets or underscores are left unchanged.
4465 Underscores are doubled, each @samp{<} is replaced with @samp{_l}, and
4466 each @samp{>} with @samp{_g}.  Here are some examples:
4468 @c the @c's prevent double blank lines in the printed manual.
4469 @example
4470 @multitable {Original} {Mangled}
4471 @item @strong{Original} @tab @strong{Mangled}  @c
4472 @item @code{x}     @tab @code{x}       @c
4473 @item @code{P42x}  @tab @code{P42x}    @c
4474 @item @code{P4_x}  @tab @code{P4__x}   @c
4475 @item @code{P4>x}  @tab @code{P4_gx}   @c
4476 @item @code{P4>>}  @tab @code{P4_g_g}  @c
4477 @item @code{P4_g>} @tab @code{P4__g_g} @c
4478 @end multitable
4479 @end example
4481 Throughout this section, the variable @var{c} is either a constraint
4482 in the abstract sense, or a constant from @code{enum constraint_num};
4483 the variable @var{m} is a mangled constraint name (usually as part of
4484 a larger identifier).
4486 @deftp Enum constraint_num
4487 For each constraint except @code{g}, there is a corresponding
4488 enumeration constant: @samp{CONSTRAINT_} plus the mangled name of the
4489 constraint.  Functions that take an @code{enum constraint_num} as an
4490 argument expect one of these constants.
4491 @end deftp
4493 @deftypefun {inline bool} satisfies_constraint_@var{m} (rtx @var{exp})
4494 For each non-register constraint @var{m} except @code{g}, there is
4495 one of these functions; it returns @code{true} if @var{exp} satisfies the
4496 constraint.  These functions are only visible if @file{rtl.h} was included
4497 before @file{tm_p.h}.
4498 @end deftypefun
4500 @deftypefun bool constraint_satisfied_p (rtx @var{exp}, enum constraint_num @var{c})
4501 Like the @code{satisfies_constraint_@var{m}} functions, but the
4502 constraint to test is given as an argument, @var{c}.  If @var{c}
4503 specifies a register constraint, this function will always return
4504 @code{false}.
4505 @end deftypefun
4507 @deftypefun {enum reg_class} reg_class_for_constraint (enum constraint_num @var{c})
4508 Returns the register class associated with @var{c}.  If @var{c} is not
4509 a register constraint, or those registers are not available for the
4510 currently selected subtarget, returns @code{NO_REGS}.
4511 @end deftypefun
4513 Here is an example use of @code{satisfies_constraint_@var{m}}.  In
4514 peephole optimizations (@pxref{Peephole Definitions}), operand
4515 constraint strings are ignored, so if there are relevant constraints,
4516 they must be tested in the C condition.  In the example, the
4517 optimization is applied if operand 2 does @emph{not} satisfy the
4518 @samp{K} constraint.  (This is a simplified version of a peephole
4519 definition from the i386 machine description.)
4521 @smallexample
4522 (define_peephole2
4523   [(match_scratch:SI 3 "r")
4524    (set (match_operand:SI 0 "register_operand" "")
4525         (mult:SI (match_operand:SI 1 "memory_operand" "")
4526                  (match_operand:SI 2 "immediate_operand" "")))]
4528   "!satisfies_constraint_K (operands[2])"
4530   [(set (match_dup 3) (match_dup 1))
4531    (set (match_dup 0) (mult:SI (match_dup 3) (match_dup 2)))]
4533   "")
4534 @end smallexample
4536 @node Standard Names
4537 @section Standard Pattern Names For Generation
4538 @cindex standard pattern names
4539 @cindex pattern names
4540 @cindex names, pattern
4542 Here is a table of the instruction names that are meaningful in the RTL
4543 generation pass of the compiler.  Giving one of these names to an
4544 instruction pattern tells the RTL generation pass that it can use the
4545 pattern to accomplish a certain task.
4547 @table @asis
4548 @cindex @code{mov@var{m}} instruction pattern
4549 @item @samp{mov@var{m}}
4550 Here @var{m} stands for a two-letter machine mode name, in lowercase.
4551 This instruction pattern moves data with that machine mode from operand
4552 1 to operand 0.  For example, @samp{movsi} moves full-word data.
4554 If operand 0 is a @code{subreg} with mode @var{m} of a register whose
4555 own mode is wider than @var{m}, the effect of this instruction is
4556 to store the specified value in the part of the register that corresponds
4557 to mode @var{m}.  Bits outside of @var{m}, but which are within the
4558 same target word as the @code{subreg} are undefined.  Bits which are
4559 outside the target word are left unchanged.
4561 This class of patterns is special in several ways.  First of all, each
4562 of these names up to and including full word size @emph{must} be defined,
4563 because there is no other way to copy a datum from one place to another.
4564 If there are patterns accepting operands in larger modes,
4565 @samp{mov@var{m}} must be defined for integer modes of those sizes.
4567 Second, these patterns are not used solely in the RTL generation pass.
4568 Even the reload pass can generate move insns to copy values from stack
4569 slots into temporary registers.  When it does so, one of the operands is
4570 a hard register and the other is an operand that can need to be reloaded
4571 into a register.
4573 @findex force_reg
4574 Therefore, when given such a pair of operands, the pattern must generate
4575 RTL which needs no reloading and needs no temporary registers---no
4576 registers other than the operands.  For example, if you support the
4577 pattern with a @code{define_expand}, then in such a case the
4578 @code{define_expand} mustn't call @code{force_reg} or any other such
4579 function which might generate new pseudo registers.
4581 This requirement exists even for subword modes on a RISC machine where
4582 fetching those modes from memory normally requires several insns and
4583 some temporary registers.
4585 @findex change_address
4586 During reload a memory reference with an invalid address may be passed
4587 as an operand.  Such an address will be replaced with a valid address
4588 later in the reload pass.  In this case, nothing may be done with the
4589 address except to use it as it stands.  If it is copied, it will not be
4590 replaced with a valid address.  No attempt should be made to make such
4591 an address into a valid address and no routine (such as
4592 @code{change_address}) that will do so may be called.  Note that
4593 @code{general_operand} will fail when applied to such an address.
4595 @findex reload_in_progress
4596 The global variable @code{reload_in_progress} (which must be explicitly
4597 declared if required) can be used to determine whether such special
4598 handling is required.
4600 The variety of operands that have reloads depends on the rest of the
4601 machine description, but typically on a RISC machine these can only be
4602 pseudo registers that did not get hard registers, while on other
4603 machines explicit memory references will get optional reloads.
4605 If a scratch register is required to move an object to or from memory,
4606 it can be allocated using @code{gen_reg_rtx} prior to life analysis.
4608 If there are cases which need scratch registers during or after reload,
4609 you must provide an appropriate secondary_reload target hook.
4611 @findex can_create_pseudo_p
4612 The macro @code{can_create_pseudo_p} can be used to determine if it
4613 is unsafe to create new pseudo registers.  If this variable is nonzero, then
4614 it is unsafe to call @code{gen_reg_rtx} to allocate a new pseudo.
4616 The constraints on a @samp{mov@var{m}} must permit moving any hard
4617 register to any other hard register provided that
4618 @code{HARD_REGNO_MODE_OK} permits mode @var{m} in both registers and
4619 @code{TARGET_REGISTER_MOVE_COST} applied to their classes returns a value
4620 of 2.
4622 It is obligatory to support floating point @samp{mov@var{m}}
4623 instructions into and out of any registers that can hold fixed point
4624 values, because unions and structures (which have modes @code{SImode} or
4625 @code{DImode}) can be in those registers and they may have floating
4626 point members.
4628 There may also be a need to support fixed point @samp{mov@var{m}}
4629 instructions in and out of floating point registers.  Unfortunately, I
4630 have forgotten why this was so, and I don't know whether it is still
4631 true.  If @code{HARD_REGNO_MODE_OK} rejects fixed point values in
4632 floating point registers, then the constraints of the fixed point
4633 @samp{mov@var{m}} instructions must be designed to avoid ever trying to
4634 reload into a floating point register.
4636 @cindex @code{reload_in} instruction pattern
4637 @cindex @code{reload_out} instruction pattern
4638 @item @samp{reload_in@var{m}}
4639 @itemx @samp{reload_out@var{m}}
4640 These named patterns have been obsoleted by the target hook
4641 @code{secondary_reload}.
4643 Like @samp{mov@var{m}}, but used when a scratch register is required to
4644 move between operand 0 and operand 1.  Operand 2 describes the scratch
4645 register.  See the discussion of the @code{SECONDARY_RELOAD_CLASS}
4646 macro in @pxref{Register Classes}.
4648 There are special restrictions on the form of the @code{match_operand}s
4649 used in these patterns.  First, only the predicate for the reload
4650 operand is examined, i.e., @code{reload_in} examines operand 1, but not
4651 the predicates for operand 0 or 2.  Second, there may be only one
4652 alternative in the constraints.  Third, only a single register class
4653 letter may be used for the constraint; subsequent constraint letters
4654 are ignored.  As a special exception, an empty constraint string
4655 matches the @code{ALL_REGS} register class.  This may relieve ports
4656 of the burden of defining an @code{ALL_REGS} constraint letter just
4657 for these patterns.
4659 @cindex @code{movstrict@var{m}} instruction pattern
4660 @item @samp{movstrict@var{m}}
4661 Like @samp{mov@var{m}} except that if operand 0 is a @code{subreg}
4662 with mode @var{m} of a register whose natural mode is wider,
4663 the @samp{movstrict@var{m}} instruction is guaranteed not to alter
4664 any of the register except the part which belongs to mode @var{m}.
4666 @cindex @code{movmisalign@var{m}} instruction pattern
4667 @item @samp{movmisalign@var{m}}
4668 This variant of a move pattern is designed to load or store a value
4669 from a memory address that is not naturally aligned for its mode.
4670 For a store, the memory will be in operand 0; for a load, the memory
4671 will be in operand 1.  The other operand is guaranteed not to be a
4672 memory, so that it's easy to tell whether this is a load or store.
4674 This pattern is used by the autovectorizer, and when expanding a
4675 @code{MISALIGNED_INDIRECT_REF} expression.
4677 @cindex @code{load_multiple} instruction pattern
4678 @item @samp{load_multiple}
4679 Load several consecutive memory locations into consecutive registers.
4680 Operand 0 is the first of the consecutive registers, operand 1
4681 is the first memory location, and operand 2 is a constant: the
4682 number of consecutive registers.
4684 Define this only if the target machine really has such an instruction;
4685 do not define this if the most efficient way of loading consecutive
4686 registers from memory is to do them one at a time.
4688 On some machines, there are restrictions as to which consecutive
4689 registers can be stored into memory, such as particular starting or
4690 ending register numbers or only a range of valid counts.  For those
4691 machines, use a @code{define_expand} (@pxref{Expander Definitions})
4692 and make the pattern fail if the restrictions are not met.
4694 Write the generated insn as a @code{parallel} with elements being a
4695 @code{set} of one register from the appropriate memory location (you may
4696 also need @code{use} or @code{clobber} elements).  Use a
4697 @code{match_parallel} (@pxref{RTL Template}) to recognize the insn.  See
4698 @file{rs6000.md} for examples of the use of this insn pattern.
4700 @cindex @samp{store_multiple} instruction pattern
4701 @item @samp{store_multiple}
4702 Similar to @samp{load_multiple}, but store several consecutive registers
4703 into consecutive memory locations.  Operand 0 is the first of the
4704 consecutive memory locations, operand 1 is the first register, and
4705 operand 2 is a constant: the number of consecutive registers.
4707 @cindex @code{vec_load_lanes@var{m}@var{n}} instruction pattern
4708 @item @samp{vec_load_lanes@var{m}@var{n}}
4709 Perform an interleaved load of several vectors from memory operand 1
4710 into register operand 0.  Both operands have mode @var{m}.  The register
4711 operand is viewed as holding consecutive vectors of mode @var{n},
4712 while the memory operand is a flat array that contains the same number
4713 of elements.  The operation is equivalent to:
4715 @smallexample
4716 int c = GET_MODE_SIZE (@var{m}) / GET_MODE_SIZE (@var{n});
4717 for (j = 0; j < GET_MODE_NUNITS (@var{n}); j++)
4718   for (i = 0; i < c; i++)
4719     operand0[i][j] = operand1[j * c + i];
4720 @end smallexample
4722 For example, @samp{vec_load_lanestiv4hi} loads 8 16-bit values
4723 from memory into a register of mode @samp{TI}@.  The register
4724 contains two consecutive vectors of mode @samp{V4HI}@.
4726 This pattern can only be used if:
4727 @smallexample
4728 TARGET_ARRAY_MODE_SUPPORTED_P (@var{n}, @var{c})
4729 @end smallexample
4730 is true.  GCC assumes that, if a target supports this kind of
4731 instruction for some mode @var{n}, it also supports unaligned
4732 loads for vectors of mode @var{n}.
4734 This pattern is not allowed to @code{FAIL}.
4736 @cindex @code{vec_store_lanes@var{m}@var{n}} instruction pattern
4737 @item @samp{vec_store_lanes@var{m}@var{n}}
4738 Equivalent to @samp{vec_load_lanes@var{m}@var{n}}, with the memory
4739 and register operands reversed.  That is, the instruction is
4740 equivalent to:
4742 @smallexample
4743 int c = GET_MODE_SIZE (@var{m}) / GET_MODE_SIZE (@var{n});
4744 for (j = 0; j < GET_MODE_NUNITS (@var{n}); j++)
4745   for (i = 0; i < c; i++)
4746     operand0[j * c + i] = operand1[i][j];
4747 @end smallexample
4749 for a memory operand 0 and register operand 1.
4751 This pattern is not allowed to @code{FAIL}.
4753 @cindex @code{vec_set@var{m}} instruction pattern
4754 @item @samp{vec_set@var{m}}
4755 Set given field in the vector value.  Operand 0 is the vector to modify,
4756 operand 1 is new value of field and operand 2 specify the field index.
4758 @cindex @code{vec_extract@var{m}} instruction pattern
4759 @item @samp{vec_extract@var{m}}
4760 Extract given field from the vector value.  Operand 1 is the vector, operand 2
4761 specify field index and operand 0 place to store value into.
4763 @cindex @code{vec_init@var{m}} instruction pattern
4764 @item @samp{vec_init@var{m}}
4765 Initialize the vector to given values.  Operand 0 is the vector to initialize
4766 and operand 1 is parallel containing values for individual fields.
4768 @cindex @code{vec_cmp@var{m}@var{n}} instruction pattern
4769 @item @samp{vec_cmp@var{m}@var{n}}
4770 Output a vector comparison.  Operand 0 of mode @var{n} is the destination for
4771 predicate in operand 1 which is a signed vector comparison with operands of
4772 mode @var{m} in operands 2 and 3.  Predicate is computed by element-wise
4773 evaluation of the vector comparison with a truth value of all-ones and a false
4774 value of all-zeros.
4776 @cindex @code{vec_cmpu@var{m}@var{n}} instruction pattern
4777 @item @samp{vec_cmpu@var{m}@var{n}}
4778 Similar to @code{vec_cmp@var{m}@var{n}} but perform unsigned vector comparison.
4780 @cindex @code{vec_cmpeq@var{m}@var{n}} instruction pattern
4781 @item @samp{vec_cmpeq@var{m}@var{n}}
4782 Similar to @code{vec_cmp@var{m}@var{n}} but perform equality or non-equality
4783 vector comparison only.  If @code{vec_cmp@var{m}@var{n}}
4784 or @code{vec_cmpu@var{m}@var{n}} instruction pattern is supported,
4785 it will be preferred over @code{vec_cmpeq@var{m}@var{n}}, so there is
4786 no need to define this instruction pattern if the others are supported.
4788 @cindex @code{vcond@var{m}@var{n}} instruction pattern
4789 @item @samp{vcond@var{m}@var{n}}
4790 Output a conditional vector move.  Operand 0 is the destination to
4791 receive a combination of operand 1 and operand 2, which are of mode @var{m},
4792 dependent on the outcome of the predicate in operand 3 which is a signed
4793 vector comparison with operands of mode @var{n} in operands 4 and 5.  The
4794 modes @var{m} and @var{n} should have the same size.  Operand 0
4795 will be set to the value @var{op1} & @var{msk} | @var{op2} & ~@var{msk}
4796 where @var{msk} is computed by element-wise evaluation of the vector
4797 comparison with a truth value of all-ones and a false value of all-zeros.
4799 @cindex @code{vcondu@var{m}@var{n}} instruction pattern
4800 @item @samp{vcondu@var{m}@var{n}}
4801 Similar to @code{vcond@var{m}@var{n}} but performs unsigned vector
4802 comparison.
4804 @cindex @code{vcondeq@var{m}@var{n}} instruction pattern
4805 @item @samp{vcondeq@var{m}@var{n}}
4806 Similar to @code{vcond@var{m}@var{n}} but performs equality or
4807 non-equality vector comparison only.  If @code{vcond@var{m}@var{n}}
4808 or @code{vcondu@var{m}@var{n}} instruction pattern is supported,
4809 it will be preferred over @code{vcondeq@var{m}@var{n}}, so there is
4810 no need to define this instruction pattern if the others are supported.
4812 @cindex @code{vcond_mask_@var{m}@var{n}} instruction pattern
4813 @item @samp{vcond_mask_@var{m}@var{n}}
4814 Similar to @code{vcond@var{m}@var{n}} but operand 3 holds a pre-computed
4815 result of vector comparison.
4817 @cindex @code{maskload@var{m}@var{n}} instruction pattern
4818 @item @samp{maskload@var{m}@var{n}}
4819 Perform a masked load of vector from memory operand 1 of mode @var{m}
4820 into register operand 0.  Mask is provided in register operand 2 of
4821 mode @var{n}.
4823 This pattern is not allowed to @code{FAIL}.
4825 @cindex @code{maskstore@var{m}@var{n}} instruction pattern
4826 @item @samp{maskstore@var{m}@var{n}}
4827 Perform a masked store of vector from register operand 1 of mode @var{m}
4828 into memory operand 0.  Mask is provided in register operand 2 of
4829 mode @var{n}.
4831 This pattern is not allowed to @code{FAIL}.
4833 @cindex @code{vec_perm@var{m}} instruction pattern
4834 @item @samp{vec_perm@var{m}}
4835 Output a (variable) vector permutation.  Operand 0 is the destination
4836 to receive elements from operand 1 and operand 2, which are of mode
4837 @var{m}.  Operand 3 is the @dfn{selector}.  It is an integral mode
4838 vector of the same width and number of elements as mode @var{m}.
4840 The input elements are numbered from 0 in operand 1 through
4841 @math{2*@var{N}-1} in operand 2.  The elements of the selector must
4842 be computed modulo @math{2*@var{N}}.  Note that if
4843 @code{rtx_equal_p(operand1, operand2)}, this can be implemented
4844 with just operand 1 and selector elements modulo @var{N}.
4846 In order to make things easy for a number of targets, if there is no
4847 @samp{vec_perm} pattern for mode @var{m}, but there is for mode @var{q}
4848 where @var{q} is a vector of @code{QImode} of the same width as @var{m},
4849 the middle-end will lower the mode @var{m} @code{VEC_PERM_EXPR} to
4850 mode @var{q}.
4852 @cindex @code{vec_perm_const@var{m}} instruction pattern
4853 @item @samp{vec_perm_const@var{m}}
4854 Like @samp{vec_perm} except that the permutation is a compile-time
4855 constant.  That is, operand 3, the @dfn{selector}, is a @code{CONST_VECTOR}.
4857 Some targets cannot perform a permutation with a variable selector,
4858 but can efficiently perform a constant permutation.  Further, the
4859 target hook @code{vec_perm_ok} is queried to determine if the 
4860 specific constant permutation is available efficiently; the named
4861 pattern is never expanded without @code{vec_perm_ok} returning true.
4863 There is no need for a target to supply both @samp{vec_perm@var{m}}
4864 and @samp{vec_perm_const@var{m}} if the former can trivially implement
4865 the operation with, say, the vector constant loaded into a register.
4867 @cindex @code{push@var{m}1} instruction pattern
4868 @item @samp{push@var{m}1}
4869 Output a push instruction.  Operand 0 is value to push.  Used only when
4870 @code{PUSH_ROUNDING} is defined.  For historical reason, this pattern may be
4871 missing and in such case an @code{mov} expander is used instead, with a
4872 @code{MEM} expression forming the push operation.  The @code{mov} expander
4873 method is deprecated.
4875 @cindex @code{add@var{m}3} instruction pattern
4876 @item @samp{add@var{m}3}
4877 Add operand 2 and operand 1, storing the result in operand 0.  All operands
4878 must have mode @var{m}.  This can be used even on two-address machines, by
4879 means of constraints requiring operands 1 and 0 to be the same location.
4881 @cindex @code{ssadd@var{m}3} instruction pattern
4882 @cindex @code{usadd@var{m}3} instruction pattern
4883 @cindex @code{sub@var{m}3} instruction pattern
4884 @cindex @code{sssub@var{m}3} instruction pattern
4885 @cindex @code{ussub@var{m}3} instruction pattern
4886 @cindex @code{mul@var{m}3} instruction pattern
4887 @cindex @code{ssmul@var{m}3} instruction pattern
4888 @cindex @code{usmul@var{m}3} instruction pattern
4889 @cindex @code{div@var{m}3} instruction pattern
4890 @cindex @code{ssdiv@var{m}3} instruction pattern
4891 @cindex @code{udiv@var{m}3} instruction pattern
4892 @cindex @code{usdiv@var{m}3} instruction pattern
4893 @cindex @code{mod@var{m}3} instruction pattern
4894 @cindex @code{umod@var{m}3} instruction pattern
4895 @cindex @code{umin@var{m}3} instruction pattern
4896 @cindex @code{umax@var{m}3} instruction pattern
4897 @cindex @code{and@var{m}3} instruction pattern
4898 @cindex @code{ior@var{m}3} instruction pattern
4899 @cindex @code{xor@var{m}3} instruction pattern
4900 @item @samp{ssadd@var{m}3}, @samp{usadd@var{m}3}
4901 @itemx @samp{sub@var{m}3}, @samp{sssub@var{m}3}, @samp{ussub@var{m}3}
4902 @itemx @samp{mul@var{m}3}, @samp{ssmul@var{m}3}, @samp{usmul@var{m}3}
4903 @itemx @samp{div@var{m}3}, @samp{ssdiv@var{m}3}
4904 @itemx @samp{udiv@var{m}3}, @samp{usdiv@var{m}3}
4905 @itemx @samp{mod@var{m}3}, @samp{umod@var{m}3}
4906 @itemx @samp{umin@var{m}3}, @samp{umax@var{m}3}
4907 @itemx @samp{and@var{m}3}, @samp{ior@var{m}3}, @samp{xor@var{m}3}
4908 Similar, for other arithmetic operations.
4910 @cindex @code{addv@var{m}4} instruction pattern
4911 @item @samp{addv@var{m}4}
4912 Like @code{add@var{m}3} but takes a @code{code_label} as operand 3 and
4913 emits code to jump to it if signed overflow occurs during the addition.
4914 This pattern is used to implement the built-in functions performing
4915 signed integer addition with overflow checking.
4917 @cindex @code{subv@var{m}4} instruction pattern
4918 @cindex @code{mulv@var{m}4} instruction pattern
4919 @item @samp{subv@var{m}4}, @samp{mulv@var{m}4}
4920 Similar, for other signed arithmetic operations.
4922 @cindex @code{uaddv@var{m}4} instruction pattern
4923 @item @samp{uaddv@var{m}4}
4924 Like @code{addv@var{m}4} but for unsigned addition.  That is to
4925 say, the operation is the same as signed addition but the jump
4926 is taken only on unsigned overflow.
4928 @cindex @code{usubv@var{m}4} instruction pattern
4929 @cindex @code{umulv@var{m}4} instruction pattern
4930 @item @samp{usubv@var{m}4}, @samp{umulv@var{m}4}
4931 Similar, for other unsigned arithmetic operations.
4933 @cindex @code{addptr@var{m}3} instruction pattern
4934 @item @samp{addptr@var{m}3}
4935 Like @code{add@var{m}3} but is guaranteed to only be used for address
4936 calculations.  The expanded code is not allowed to clobber the
4937 condition code.  It only needs to be defined if @code{add@var{m}3}
4938 sets the condition code.  If adds used for address calculations and
4939 normal adds are not compatible it is required to expand a distinct
4940 pattern (e.g. using an unspec).  The pattern is used by LRA to emit
4941 address calculations.  @code{add@var{m}3} is used if
4942 @code{addptr@var{m}3} is not defined.
4944 @cindex @code{fma@var{m}4} instruction pattern
4945 @item @samp{fma@var{m}4}
4946 Multiply operand 2 and operand 1, then add operand 3, storing the
4947 result in operand 0 without doing an intermediate rounding step.  All
4948 operands must have mode @var{m}.  This pattern is used to implement
4949 the @code{fma}, @code{fmaf}, and @code{fmal} builtin functions from
4950 the ISO C99 standard.
4952 @cindex @code{fms@var{m}4} instruction pattern
4953 @item @samp{fms@var{m}4}
4954 Like @code{fma@var{m}4}, except operand 3 subtracted from the
4955 product instead of added to the product.  This is represented
4956 in the rtl as
4958 @smallexample
4959 (fma:@var{m} @var{op1} @var{op2} (neg:@var{m} @var{op3}))
4960 @end smallexample
4962 @cindex @code{fnma@var{m}4} instruction pattern
4963 @item @samp{fnma@var{m}4}
4964 Like @code{fma@var{m}4} except that the intermediate product
4965 is negated before being added to operand 3.  This is represented
4966 in the rtl as
4968 @smallexample
4969 (fma:@var{m} (neg:@var{m} @var{op1}) @var{op2} @var{op3})
4970 @end smallexample
4972 @cindex @code{fnms@var{m}4} instruction pattern
4973 @item @samp{fnms@var{m}4}
4974 Like @code{fms@var{m}4} except that the intermediate product
4975 is negated before subtracting operand 3.  This is represented
4976 in the rtl as
4978 @smallexample
4979 (fma:@var{m} (neg:@var{m} @var{op1}) @var{op2} (neg:@var{m} @var{op3}))
4980 @end smallexample
4982 @cindex @code{min@var{m}3} instruction pattern
4983 @cindex @code{max@var{m}3} instruction pattern
4984 @item @samp{smin@var{m}3}, @samp{smax@var{m}3}
4985 Signed minimum and maximum operations.  When used with floating point,
4986 if both operands are zeros, or if either operand is @code{NaN}, then
4987 it is unspecified which of the two operands is returned as the result.
4989 @cindex @code{fmin@var{m}3} instruction pattern
4990 @cindex @code{fmax@var{m}3} instruction pattern
4991 @item @samp{fmin@var{m}3}, @samp{fmax@var{m}3}
4992 IEEE-conformant minimum and maximum operations.  If one operand is a quiet
4993 @code{NaN}, then the other operand is returned.  If both operands are quiet
4994 @code{NaN}, then a quiet @code{NaN} is returned.  In the case when gcc supports
4995 signaling @code{NaN} (-fsignaling-nans) an invalid floating point exception is
4996 raised and a quiet @code{NaN} is returned.
4998 All operands have mode @var{m}, which is a scalar or vector
4999 floating-point mode.  These patterns are not allowed to @code{FAIL}.
5001 @cindex @code{reduc_smin_scal_@var{m}} instruction pattern
5002 @cindex @code{reduc_smax_scal_@var{m}} instruction pattern
5003 @item @samp{reduc_smin_scal_@var{m}}, @samp{reduc_smax_scal_@var{m}}
5004 Find the signed minimum/maximum of the elements of a vector. The vector is
5005 operand 1, and operand 0 is the scalar result, with mode equal to the mode of
5006 the elements of the input vector.
5008 @cindex @code{reduc_umin_scal_@var{m}} instruction pattern
5009 @cindex @code{reduc_umax_scal_@var{m}} instruction pattern
5010 @item @samp{reduc_umin_scal_@var{m}}, @samp{reduc_umax_scal_@var{m}}
5011 Find the unsigned minimum/maximum of the elements of a vector. The vector is
5012 operand 1, and operand 0 is the scalar result, with mode equal to the mode of
5013 the elements of the input vector.
5015 @cindex @code{reduc_plus_scal_@var{m}} instruction pattern
5016 @item @samp{reduc_plus_scal_@var{m}}
5017 Compute the sum of the elements of a vector. The vector is operand 1, and
5018 operand 0 is the scalar result, with mode equal to the mode of the elements of
5019 the input vector.
5021 @cindex @code{sdot_prod@var{m}} instruction pattern
5022 @item @samp{sdot_prod@var{m}}
5023 @cindex @code{udot_prod@var{m}} instruction pattern
5024 @itemx @samp{udot_prod@var{m}}
5025 Compute the sum of the products of two signed/unsigned elements.
5026 Operand 1 and operand 2 are of the same mode. Their product, which is of a
5027 wider mode, is computed and added to operand 3. Operand 3 is of a mode equal or
5028 wider than the mode of the product. The result is placed in operand 0, which
5029 is of the same mode as operand 3.
5031 @cindex @code{ssad@var{m}} instruction pattern
5032 @item @samp{ssad@var{m}}
5033 @cindex @code{usad@var{m}} instruction pattern
5034 @item @samp{usad@var{m}}
5035 Compute the sum of absolute differences of two signed/unsigned elements.
5036 Operand 1 and operand 2 are of the same mode. Their absolute difference, which
5037 is of a wider mode, is computed and added to operand 3. Operand 3 is of a mode
5038 equal or wider than the mode of the absolute difference. The result is placed
5039 in operand 0, which is of the same mode as operand 3.
5041 @cindex @code{widen_ssum@var{m3}} instruction pattern
5042 @item @samp{widen_ssum@var{m3}}
5043 @cindex @code{widen_usum@var{m3}} instruction pattern
5044 @itemx @samp{widen_usum@var{m3}}
5045 Operands 0 and 2 are of the same mode, which is wider than the mode of
5046 operand 1. Add operand 1 to operand 2 and place the widened result in
5047 operand 0. (This is used express accumulation of elements into an accumulator
5048 of a wider mode.)
5050 @cindex @code{vec_shr_@var{m}} instruction pattern
5051 @item @samp{vec_shr_@var{m}}
5052 Whole vector right shift in bits, i.e. towards element 0.
5053 Operand 1 is a vector to be shifted.
5054 Operand 2 is an integer shift amount in bits.
5055 Operand 0 is where the resulting shifted vector is stored.
5056 The output and input vectors should have the same modes.
5058 @cindex @code{vec_pack_trunc_@var{m}} instruction pattern
5059 @item @samp{vec_pack_trunc_@var{m}}
5060 Narrow (demote) and merge the elements of two vectors. Operands 1 and 2
5061 are vectors of the same mode having N integral or floating point elements
5062 of size S@.  Operand 0 is the resulting vector in which 2*N elements of
5063 size N/2 are concatenated after narrowing them down using truncation.
5065 @cindex @code{vec_pack_ssat_@var{m}} instruction pattern
5066 @cindex @code{vec_pack_usat_@var{m}} instruction pattern
5067 @item @samp{vec_pack_ssat_@var{m}}, @samp{vec_pack_usat_@var{m}}
5068 Narrow (demote) and merge the elements of two vectors.  Operands 1 and 2
5069 are vectors of the same mode having N integral elements of size S.
5070 Operand 0 is the resulting vector in which the elements of the two input
5071 vectors are concatenated after narrowing them down using signed/unsigned
5072 saturating arithmetic.
5074 @cindex @code{vec_pack_sfix_trunc_@var{m}} instruction pattern
5075 @cindex @code{vec_pack_ufix_trunc_@var{m}} instruction pattern
5076 @item @samp{vec_pack_sfix_trunc_@var{m}}, @samp{vec_pack_ufix_trunc_@var{m}}
5077 Narrow, convert to signed/unsigned integral type and merge the elements
5078 of two vectors.  Operands 1 and 2 are vectors of the same mode having N
5079 floating point elements of size S@.  Operand 0 is the resulting vector
5080 in which 2*N elements of size N/2 are concatenated.
5082 @cindex @code{vec_unpacks_hi_@var{m}} instruction pattern
5083 @cindex @code{vec_unpacks_lo_@var{m}} instruction pattern
5084 @item @samp{vec_unpacks_hi_@var{m}}, @samp{vec_unpacks_lo_@var{m}}
5085 Extract and widen (promote) the high/low part of a vector of signed
5086 integral or floating point elements.  The input vector (operand 1) has N
5087 elements of size S@.  Widen (promote) the high/low elements of the vector
5088 using signed or floating point extension and place the resulting N/2
5089 values of size 2*S in the output vector (operand 0).
5091 @cindex @code{vec_unpacku_hi_@var{m}} instruction pattern
5092 @cindex @code{vec_unpacku_lo_@var{m}} instruction pattern
5093 @item @samp{vec_unpacku_hi_@var{m}}, @samp{vec_unpacku_lo_@var{m}}
5094 Extract and widen (promote) the high/low part of a vector of unsigned
5095 integral elements.  The input vector (operand 1) has N elements of size S.
5096 Widen (promote) the high/low elements of the vector using zero extension and
5097 place the resulting N/2 values of size 2*S in the output vector (operand 0).
5099 @cindex @code{vec_unpacks_float_hi_@var{m}} instruction pattern
5100 @cindex @code{vec_unpacks_float_lo_@var{m}} instruction pattern
5101 @cindex @code{vec_unpacku_float_hi_@var{m}} instruction pattern
5102 @cindex @code{vec_unpacku_float_lo_@var{m}} instruction pattern
5103 @item @samp{vec_unpacks_float_hi_@var{m}}, @samp{vec_unpacks_float_lo_@var{m}}
5104 @itemx @samp{vec_unpacku_float_hi_@var{m}}, @samp{vec_unpacku_float_lo_@var{m}}
5105 Extract, convert to floating point type and widen the high/low part of a
5106 vector of signed/unsigned integral elements.  The input vector (operand 1)
5107 has N elements of size S@.  Convert the high/low elements of the vector using
5108 floating point conversion and place the resulting N/2 values of size 2*S in
5109 the output vector (operand 0).
5111 @cindex @code{vec_widen_umult_hi_@var{m}} instruction pattern
5112 @cindex @code{vec_widen_umult_lo_@var{m}} instruction pattern
5113 @cindex @code{vec_widen_smult_hi_@var{m}} instruction pattern
5114 @cindex @code{vec_widen_smult_lo_@var{m}} instruction pattern
5115 @cindex @code{vec_widen_umult_even_@var{m}} instruction pattern
5116 @cindex @code{vec_widen_umult_odd_@var{m}} instruction pattern
5117 @cindex @code{vec_widen_smult_even_@var{m}} instruction pattern
5118 @cindex @code{vec_widen_smult_odd_@var{m}} instruction pattern
5119 @item @samp{vec_widen_umult_hi_@var{m}}, @samp{vec_widen_umult_lo_@var{m}}
5120 @itemx @samp{vec_widen_smult_hi_@var{m}}, @samp{vec_widen_smult_lo_@var{m}}
5121 @itemx @samp{vec_widen_umult_even_@var{m}}, @samp{vec_widen_umult_odd_@var{m}}
5122 @itemx @samp{vec_widen_smult_even_@var{m}}, @samp{vec_widen_smult_odd_@var{m}}
5123 Signed/Unsigned widening multiplication.  The two inputs (operands 1 and 2)
5124 are vectors with N signed/unsigned elements of size S@.  Multiply the high/low
5125 or even/odd elements of the two vectors, and put the N/2 products of size 2*S
5126 in the output vector (operand 0). A target shouldn't implement even/odd pattern
5127 pair if it is less efficient than lo/hi one.
5129 @cindex @code{vec_widen_ushiftl_hi_@var{m}} instruction pattern
5130 @cindex @code{vec_widen_ushiftl_lo_@var{m}} instruction pattern
5131 @cindex @code{vec_widen_sshiftl_hi_@var{m}} instruction pattern
5132 @cindex @code{vec_widen_sshiftl_lo_@var{m}} instruction pattern
5133 @item @samp{vec_widen_ushiftl_hi_@var{m}}, @samp{vec_widen_ushiftl_lo_@var{m}}
5134 @itemx @samp{vec_widen_sshiftl_hi_@var{m}}, @samp{vec_widen_sshiftl_lo_@var{m}}
5135 Signed/Unsigned widening shift left.  The first input (operand 1) is a vector
5136 with N signed/unsigned elements of size S@.  Operand 2 is a constant.  Shift
5137 the high/low elements of operand 1, and put the N/2 results of size 2*S in the
5138 output vector (operand 0).
5140 @cindex @code{mulhisi3} instruction pattern
5141 @item @samp{mulhisi3}
5142 Multiply operands 1 and 2, which have mode @code{HImode}, and store
5143 a @code{SImode} product in operand 0.
5145 @cindex @code{mulqihi3} instruction pattern
5146 @cindex @code{mulsidi3} instruction pattern
5147 @item @samp{mulqihi3}, @samp{mulsidi3}
5148 Similar widening-multiplication instructions of other widths.
5150 @cindex @code{umulqihi3} instruction pattern
5151 @cindex @code{umulhisi3} instruction pattern
5152 @cindex @code{umulsidi3} instruction pattern
5153 @item @samp{umulqihi3}, @samp{umulhisi3}, @samp{umulsidi3}
5154 Similar widening-multiplication instructions that do unsigned
5155 multiplication.
5157 @cindex @code{usmulqihi3} instruction pattern
5158 @cindex @code{usmulhisi3} instruction pattern
5159 @cindex @code{usmulsidi3} instruction pattern
5160 @item @samp{usmulqihi3}, @samp{usmulhisi3}, @samp{usmulsidi3}
5161 Similar widening-multiplication instructions that interpret the first
5162 operand as unsigned and the second operand as signed, then do a signed
5163 multiplication.
5165 @cindex @code{smul@var{m}3_highpart} instruction pattern
5166 @item @samp{smul@var{m}3_highpart}
5167 Perform a signed multiplication of operands 1 and 2, which have mode
5168 @var{m}, and store the most significant half of the product in operand 0.
5169 The least significant half of the product is discarded.
5171 @cindex @code{umul@var{m}3_highpart} instruction pattern
5172 @item @samp{umul@var{m}3_highpart}
5173 Similar, but the multiplication is unsigned.
5175 @cindex @code{madd@var{m}@var{n}4} instruction pattern
5176 @item @samp{madd@var{m}@var{n}4}
5177 Multiply operands 1 and 2, sign-extend them to mode @var{n}, add
5178 operand 3, and store the result in operand 0.  Operands 1 and 2
5179 have mode @var{m} and operands 0 and 3 have mode @var{n}.
5180 Both modes must be integer or fixed-point modes and @var{n} must be twice
5181 the size of @var{m}.
5183 In other words, @code{madd@var{m}@var{n}4} is like
5184 @code{mul@var{m}@var{n}3} except that it also adds operand 3.
5186 These instructions are not allowed to @code{FAIL}.
5188 @cindex @code{umadd@var{m}@var{n}4} instruction pattern
5189 @item @samp{umadd@var{m}@var{n}4}
5190 Like @code{madd@var{m}@var{n}4}, but zero-extend the multiplication
5191 operands instead of sign-extending them.
5193 @cindex @code{ssmadd@var{m}@var{n}4} instruction pattern
5194 @item @samp{ssmadd@var{m}@var{n}4}
5195 Like @code{madd@var{m}@var{n}4}, but all involved operations must be
5196 signed-saturating.
5198 @cindex @code{usmadd@var{m}@var{n}4} instruction pattern
5199 @item @samp{usmadd@var{m}@var{n}4}
5200 Like @code{umadd@var{m}@var{n}4}, but all involved operations must be
5201 unsigned-saturating.
5203 @cindex @code{msub@var{m}@var{n}4} instruction pattern
5204 @item @samp{msub@var{m}@var{n}4}
5205 Multiply operands 1 and 2, sign-extend them to mode @var{n}, subtract the
5206 result from operand 3, and store the result in operand 0.  Operands 1 and 2
5207 have mode @var{m} and operands 0 and 3 have mode @var{n}.
5208 Both modes must be integer or fixed-point modes and @var{n} must be twice
5209 the size of @var{m}.
5211 In other words, @code{msub@var{m}@var{n}4} is like
5212 @code{mul@var{m}@var{n}3} except that it also subtracts the result
5213 from operand 3.
5215 These instructions are not allowed to @code{FAIL}.
5217 @cindex @code{umsub@var{m}@var{n}4} instruction pattern
5218 @item @samp{umsub@var{m}@var{n}4}
5219 Like @code{msub@var{m}@var{n}4}, but zero-extend the multiplication
5220 operands instead of sign-extending them.
5222 @cindex @code{ssmsub@var{m}@var{n}4} instruction pattern
5223 @item @samp{ssmsub@var{m}@var{n}4}
5224 Like @code{msub@var{m}@var{n}4}, but all involved operations must be
5225 signed-saturating.
5227 @cindex @code{usmsub@var{m}@var{n}4} instruction pattern
5228 @item @samp{usmsub@var{m}@var{n}4}
5229 Like @code{umsub@var{m}@var{n}4}, but all involved operations must be
5230 unsigned-saturating.
5232 @cindex @code{divmod@var{m}4} instruction pattern
5233 @item @samp{divmod@var{m}4}
5234 Signed division that produces both a quotient and a remainder.
5235 Operand 1 is divided by operand 2 to produce a quotient stored
5236 in operand 0 and a remainder stored in operand 3.
5238 For machines with an instruction that produces both a quotient and a
5239 remainder, provide a pattern for @samp{divmod@var{m}4} but do not
5240 provide patterns for @samp{div@var{m}3} and @samp{mod@var{m}3}.  This
5241 allows optimization in the relatively common case when both the quotient
5242 and remainder are computed.
5244 If an instruction that just produces a quotient or just a remainder
5245 exists and is more efficient than the instruction that produces both,
5246 write the output routine of @samp{divmod@var{m}4} to call
5247 @code{find_reg_note} and look for a @code{REG_UNUSED} note on the
5248 quotient or remainder and generate the appropriate instruction.
5250 @cindex @code{udivmod@var{m}4} instruction pattern
5251 @item @samp{udivmod@var{m}4}
5252 Similar, but does unsigned division.
5254 @anchor{shift patterns}
5255 @cindex @code{ashl@var{m}3} instruction pattern
5256 @cindex @code{ssashl@var{m}3} instruction pattern
5257 @cindex @code{usashl@var{m}3} instruction pattern
5258 @item @samp{ashl@var{m}3}, @samp{ssashl@var{m}3}, @samp{usashl@var{m}3}
5259 Arithmetic-shift operand 1 left by a number of bits specified by operand
5260 2, and store the result in operand 0.  Here @var{m} is the mode of
5261 operand 0 and operand 1; operand 2's mode is specified by the
5262 instruction pattern, and the compiler will convert the operand to that
5263 mode before generating the instruction.  The shift or rotate expander
5264 or instruction pattern should explicitly specify the mode of the operand 2,
5265 it should never be @code{VOIDmode}.  The meaning of out-of-range shift
5266 counts can optionally be specified by @code{TARGET_SHIFT_TRUNCATION_MASK}.
5267 @xref{TARGET_SHIFT_TRUNCATION_MASK}.  Operand 2 is always a scalar type.
5269 @cindex @code{ashr@var{m}3} instruction pattern
5270 @cindex @code{lshr@var{m}3} instruction pattern
5271 @cindex @code{rotl@var{m}3} instruction pattern
5272 @cindex @code{rotr@var{m}3} instruction pattern
5273 @item @samp{ashr@var{m}3}, @samp{lshr@var{m}3}, @samp{rotl@var{m}3}, @samp{rotr@var{m}3}
5274 Other shift and rotate instructions, analogous to the
5275 @code{ashl@var{m}3} instructions.  Operand 2 is always a scalar type.
5277 @cindex @code{vashl@var{m}3} instruction pattern
5278 @cindex @code{vashr@var{m}3} instruction pattern
5279 @cindex @code{vlshr@var{m}3} instruction pattern
5280 @cindex @code{vrotl@var{m}3} instruction pattern
5281 @cindex @code{vrotr@var{m}3} instruction pattern
5282 @item @samp{vashl@var{m}3}, @samp{vashr@var{m}3}, @samp{vlshr@var{m}3}, @samp{vrotl@var{m}3}, @samp{vrotr@var{m}3}
5283 Vector shift and rotate instructions that take vectors as operand 2
5284 instead of a scalar type.
5286 @cindex @code{bswap@var{m}2} instruction pattern
5287 @item @samp{bswap@var{m}2}
5288 Reverse the order of bytes of operand 1 and store the result in operand 0.
5290 @cindex @code{neg@var{m}2} instruction pattern
5291 @cindex @code{ssneg@var{m}2} instruction pattern
5292 @cindex @code{usneg@var{m}2} instruction pattern
5293 @item @samp{neg@var{m}2}, @samp{ssneg@var{m}2}, @samp{usneg@var{m}2}
5294 Negate operand 1 and store the result in operand 0.
5296 @cindex @code{negv@var{m}3} instruction pattern
5297 @item @samp{negv@var{m}3}
5298 Like @code{neg@var{m}2} but takes a @code{code_label} as operand 2 and
5299 emits code to jump to it if signed overflow occurs during the negation.
5301 @cindex @code{abs@var{m}2} instruction pattern
5302 @item @samp{abs@var{m}2}
5303 Store the absolute value of operand 1 into operand 0.
5305 @cindex @code{sqrt@var{m}2} instruction pattern
5306 @item @samp{sqrt@var{m}2}
5307 Store the square root of operand 1 into operand 0.  Both operands have
5308 mode @var{m}, which is a scalar or vector floating-point mode.
5310 This pattern is not allowed to @code{FAIL}.
5312 @cindex @code{rsqrt@var{m}2} instruction pattern
5313 @item @samp{rsqrt@var{m}2}
5314 Store the reciprocal of the square root of operand 1 into operand 0.
5315 Both operands have mode @var{m}, which is a scalar or vector
5316 floating-point mode.
5318 On most architectures this pattern is only approximate, so either
5319 its C condition or the @code{TARGET_OPTAB_SUPPORTED_P} hook should
5320 check for the appropriate math flags.  (Using the C condition is
5321 more direct, but using @code{TARGET_OPTAB_SUPPORTED_P} can be useful
5322 if a target-specific built-in also uses the @samp{rsqrt@var{m}2}
5323 pattern.)
5325 This pattern is not allowed to @code{FAIL}.
5327 @cindex @code{fmod@var{m}3} instruction pattern
5328 @item @samp{fmod@var{m}3}
5329 Store the remainder of dividing operand 1 by operand 2 into
5330 operand 0, rounded towards zero to an integer.  All operands have
5331 mode @var{m}, which is a scalar or vector floating-point mode.
5333 This pattern is not allowed to @code{FAIL}.
5335 @cindex @code{remainder@var{m}3} instruction pattern
5336 @item @samp{remainder@var{m}3}
5337 Store the remainder of dividing operand 1 by operand 2 into
5338 operand 0, rounded to the nearest integer.  All operands have
5339 mode @var{m}, which is a scalar or vector floating-point mode.
5341 This pattern is not allowed to @code{FAIL}.
5343 @cindex @code{scalb@var{m}3} instruction pattern
5344 @item @samp{scalb@var{m}3}
5345 Raise @code{FLT_RADIX} to the power of operand 2, multiply it by
5346 operand 1, and store the result in operand 0.  All operands have
5347 mode @var{m}, which is a scalar or vector floating-point mode.
5349 This pattern is not allowed to @code{FAIL}.
5351 @cindex @code{ldexp@var{m}3} instruction pattern
5352 @item @samp{ldexp@var{m}3}
5353 Raise 2 to the power of operand 2, multiply it by operand 1, and store
5354 the result in operand 0.  Operands 0 and 1 have mode @var{m}, which is
5355 a scalar or vector floating-point mode.  Operand 2's mode has
5356 the same number of elements as @var{m} and each element is wide
5357 enough to store an @code{int}.  The integers are signed.
5359 This pattern is not allowed to @code{FAIL}.
5361 @cindex @code{cos@var{m}2} instruction pattern
5362 @item @samp{cos@var{m}2}
5363 Store the cosine of operand 1 into operand 0.  Both operands have
5364 mode @var{m}, which is a scalar or vector floating-point mode.
5366 This pattern is not allowed to @code{FAIL}.
5368 @cindex @code{sin@var{m}2} instruction pattern
5369 @item @samp{sin@var{m}2}
5370 Store the sine of operand 1 into operand 0.  Both operands have
5371 mode @var{m}, which is a scalar or vector floating-point mode.
5373 This pattern is not allowed to @code{FAIL}.
5375 @cindex @code{sincos@var{m}3} instruction pattern
5376 @item @samp{sincos@var{m}3}
5377 Store the cosine of operand 2 into operand 0 and the sine of
5378 operand 2 into operand 1.  All operands have mode @var{m},
5379 which is a scalar or vector floating-point mode.
5381 Targets that can calculate the sine and cosine simultaneously can
5382 implement this pattern as opposed to implementing individual
5383 @code{sin@var{m}2} and @code{cos@var{m}2} patterns.  The @code{sin}
5384 and @code{cos} built-in functions will then be expanded to the
5385 @code{sincos@var{m}3} pattern, with one of the output values
5386 left unused.
5388 @cindex @code{tan@var{m}2} instruction pattern
5389 @item @samp{tan@var{m}2}
5390 Store the tangent of operand 1 into operand 0.  Both operands have
5391 mode @var{m}, which is a scalar or vector floating-point mode.
5393 This pattern is not allowed to @code{FAIL}.
5395 @cindex @code{asin@var{m}2} instruction pattern
5396 @item @samp{asin@var{m}2}
5397 Store the arc sine of operand 1 into operand 0.  Both operands have
5398 mode @var{m}, which is a scalar or vector floating-point mode.
5400 This pattern is not allowed to @code{FAIL}.
5402 @cindex @code{acos@var{m}2} instruction pattern
5403 @item @samp{acos@var{m}2}
5404 Store the arc cosine of operand 1 into operand 0.  Both operands have
5405 mode @var{m}, which is a scalar or vector floating-point mode.
5407 This pattern is not allowed to @code{FAIL}.
5409 @cindex @code{atan@var{m}2} instruction pattern
5410 @item @samp{atan@var{m}2}
5411 Store the arc tangent of operand 1 into operand 0.  Both operands have
5412 mode @var{m}, which is a scalar or vector floating-point mode.
5414 This pattern is not allowed to @code{FAIL}.
5416 @cindex @code{exp@var{m}2} instruction pattern
5417 @item @samp{exp@var{m}2}
5418 Raise e (the base of natural logarithms) to the power of operand 1
5419 and store the result in operand 0.  Both operands have mode @var{m},
5420 which is a scalar or vector floating-point mode.
5422 This pattern is not allowed to @code{FAIL}.
5424 @cindex @code{expm1@var{m}2} instruction pattern
5425 @item @samp{expm1@var{m}2}
5426 Raise e (the base of natural logarithms) to the power of operand 1,
5427 subtract 1, and store the result in operand 0.  Both operands have
5428 mode @var{m}, which is a scalar or vector floating-point mode.
5430 For inputs close to zero, the pattern is expected to be more
5431 accurate than a separate @code{exp@var{m}2} and @code{sub@var{m}3}
5432 would be.
5434 This pattern is not allowed to @code{FAIL}.
5436 @cindex @code{exp10@var{m}2} instruction pattern
5437 @item @samp{exp10@var{m}2}
5438 Raise 10 to the power of operand 1 and store the result in operand 0.
5439 Both operands have mode @var{m}, which is a scalar or vector
5440 floating-point mode.
5442 This pattern is not allowed to @code{FAIL}.
5444 @cindex @code{exp2@var{m}2} instruction pattern
5445 @item @samp{exp2@var{m}2}
5446 Raise 2 to the power of operand 1 and store the result in operand 0.
5447 Both operands have mode @var{m}, which is a scalar or vector
5448 floating-point mode.
5450 This pattern is not allowed to @code{FAIL}.
5452 @cindex @code{log@var{m}2} instruction pattern
5453 @item @samp{log@var{m}2}
5454 Store the natural logarithm of operand 1 into operand 0.  Both operands
5455 have mode @var{m}, which is a scalar or vector floating-point mode.
5457 This pattern is not allowed to @code{FAIL}.
5459 @cindex @code{log1p@var{m}2} instruction pattern
5460 @item @samp{log1p@var{m}2}
5461 Add 1 to operand 1, compute the natural logarithm, and store
5462 the result in operand 0.  Both operands have mode @var{m}, which is
5463 a scalar or vector floating-point mode.
5465 For inputs close to zero, the pattern is expected to be more
5466 accurate than a separate @code{add@var{m}3} and @code{log@var{m}2}
5467 would be.
5469 This pattern is not allowed to @code{FAIL}.
5471 @cindex @code{log10@var{m}2} instruction pattern
5472 @item @samp{log10@var{m}2}
5473 Store the base-10 logarithm of operand 1 into operand 0.  Both operands
5474 have mode @var{m}, which is a scalar or vector floating-point mode.
5476 This pattern is not allowed to @code{FAIL}.
5478 @cindex @code{log2@var{m}2} instruction pattern
5479 @item @samp{log2@var{m}2}
5480 Store the base-2 logarithm of operand 1 into operand 0.  Both operands
5481 have mode @var{m}, which is a scalar or vector floating-point mode.
5483 This pattern is not allowed to @code{FAIL}.
5485 @cindex @code{logb@var{m}2} instruction pattern
5486 @item @samp{logb@var{m}2}
5487 Store the base-@code{FLT_RADIX} logarithm of operand 1 into operand 0.
5488 Both operands have mode @var{m}, which is a scalar or vector
5489 floating-point mode.
5491 This pattern is not allowed to @code{FAIL}.
5493 @cindex @code{significand@var{m}2} instruction pattern
5494 @item @samp{significand@var{m}2}
5495 Store the significand of floating-point operand 1 in operand 0.
5496 Both operands have mode @var{m}, which is a scalar or vector
5497 floating-point mode.
5499 This pattern is not allowed to @code{FAIL}.
5501 @cindex @code{pow@var{m}3} instruction pattern
5502 @item @samp{pow@var{m}3}
5503 Store the value of operand 1 raised to the exponent operand 2
5504 into operand 0.  All operands have mode @var{m}, which is a scalar
5505 or vector floating-point mode.
5507 This pattern is not allowed to @code{FAIL}.
5509 @cindex @code{atan2@var{m}3} instruction pattern
5510 @item @samp{atan2@var{m}3}
5511 Store the arc tangent (inverse tangent) of operand 1 divided by
5512 operand 2 into operand 0, using the signs of both arguments to
5513 determine the quadrant of the result.  All operands have mode
5514 @var{m}, which is a scalar or vector floating-point mode.
5516 This pattern is not allowed to @code{FAIL}.
5518 @cindex @code{floor@var{m}2} instruction pattern
5519 @item @samp{floor@var{m}2}
5520 Store the largest integral value not greater than operand 1 in operand 0.
5521 Both operands have mode @var{m}, which is a scalar or vector
5522 floating-point mode.  If @option{-ffp-int-builtin-inexact} is in
5523 effect, the ``inexact'' exception may be raised for noninteger
5524 operands; otherwise, it may not.
5526 This pattern is not allowed to @code{FAIL}.
5528 @cindex @code{btrunc@var{m}2} instruction pattern
5529 @item @samp{btrunc@var{m}2}
5530 Round operand 1 to an integer, towards zero, and store the result in
5531 operand 0.  Both operands have mode @var{m}, which is a scalar or
5532 vector floating-point mode.  If @option{-ffp-int-builtin-inexact} is
5533 in effect, the ``inexact'' exception may be raised for noninteger
5534 operands; otherwise, it may not.
5536 This pattern is not allowed to @code{FAIL}.
5538 @cindex @code{round@var{m}2} instruction pattern
5539 @item @samp{round@var{m}2}
5540 Round operand 1 to the nearest integer, rounding away from zero in the
5541 event of a tie, and store the result in operand 0.  Both operands have
5542 mode @var{m}, which is a scalar or vector floating-point mode.  If
5543 @option{-ffp-int-builtin-inexact} is in effect, the ``inexact''
5544 exception may be raised for noninteger operands; otherwise, it may
5545 not.
5547 This pattern is not allowed to @code{FAIL}.
5549 @cindex @code{ceil@var{m}2} instruction pattern
5550 @item @samp{ceil@var{m}2}
5551 Store the smallest integral value not less than operand 1 in operand 0.
5552 Both operands have mode @var{m}, which is a scalar or vector
5553 floating-point mode.  If @option{-ffp-int-builtin-inexact} is in
5554 effect, the ``inexact'' exception may be raised for noninteger
5555 operands; otherwise, it may not.
5557 This pattern is not allowed to @code{FAIL}.
5559 @cindex @code{nearbyint@var{m}2} instruction pattern
5560 @item @samp{nearbyint@var{m}2}
5561 Round operand 1 to an integer, using the current rounding mode, and
5562 store the result in operand 0.  Do not raise an inexact condition when
5563 the result is different from the argument.  Both operands have mode
5564 @var{m}, which is a scalar or vector floating-point mode.
5566 This pattern is not allowed to @code{FAIL}.
5568 @cindex @code{rint@var{m}2} instruction pattern
5569 @item @samp{rint@var{m}2}
5570 Round operand 1 to an integer, using the current rounding mode, and
5571 store the result in operand 0.  Raise an inexact condition when
5572 the result is different from the argument.  Both operands have mode
5573 @var{m}, which is a scalar or vector floating-point mode.
5575 This pattern is not allowed to @code{FAIL}.
5577 @cindex @code{lrint@var{m}@var{n}2}
5578 @item @samp{lrint@var{m}@var{n}2}
5579 Convert operand 1 (valid for floating point mode @var{m}) to fixed
5580 point mode @var{n} as a signed number according to the current
5581 rounding mode and store in operand 0 (which has mode @var{n}).
5583 @cindex @code{lround@var{m}@var{n}2}
5584 @item @samp{lround@var{m}@var{n}2}
5585 Convert operand 1 (valid for floating point mode @var{m}) to fixed
5586 point mode @var{n} as a signed number rounding to nearest and away
5587 from zero and store in operand 0 (which has mode @var{n}).
5589 @cindex @code{lfloor@var{m}@var{n}2}
5590 @item @samp{lfloor@var{m}@var{n}2}
5591 Convert operand 1 (valid for floating point mode @var{m}) to fixed
5592 point mode @var{n} as a signed number rounding down and store in
5593 operand 0 (which has mode @var{n}).
5595 @cindex @code{lceil@var{m}@var{n}2}
5596 @item @samp{lceil@var{m}@var{n}2}
5597 Convert operand 1 (valid for floating point mode @var{m}) to fixed
5598 point mode @var{n} as a signed number rounding up and store in
5599 operand 0 (which has mode @var{n}).
5601 @cindex @code{copysign@var{m}3} instruction pattern
5602 @item @samp{copysign@var{m}3}
5603 Store a value with the magnitude of operand 1 and the sign of operand
5604 2 into operand 0.  All operands have mode @var{m}, which is a scalar or
5605 vector floating-point mode.
5607 This pattern is not allowed to @code{FAIL}.
5609 @cindex @code{ffs@var{m}2} instruction pattern
5610 @item @samp{ffs@var{m}2}
5611 Store into operand 0 one plus the index of the least significant 1-bit
5612 of operand 1.  If operand 1 is zero, store zero.
5614 @var{m} is either a scalar or vector integer mode.  When it is a scalar,
5615 operand 1 has mode @var{m} but operand 0 can have whatever scalar
5616 integer mode is suitable for the target.  The compiler will insert
5617 conversion instructions as necessary (typically to convert the result
5618 to the same width as @code{int}).  When @var{m} is a vector, both
5619 operands must have mode @var{m}.
5621 This pattern is not allowed to @code{FAIL}.
5623 @cindex @code{clrsb@var{m}2} instruction pattern
5624 @item @samp{clrsb@var{m}2}
5625 Count leading redundant sign bits.
5626 Store into operand 0 the number of redundant sign bits in operand 1, starting
5627 at the most significant bit position.
5628 A redundant sign bit is defined as any sign bit after the first. As such,
5629 this count will be one less than the count of leading sign bits.
5631 @var{m} is either a scalar or vector integer mode.  When it is a scalar,
5632 operand 1 has mode @var{m} but operand 0 can have whatever scalar
5633 integer mode is suitable for the target.  The compiler will insert
5634 conversion instructions as necessary (typically to convert the result
5635 to the same width as @code{int}).  When @var{m} is a vector, both
5636 operands must have mode @var{m}.
5638 This pattern is not allowed to @code{FAIL}.
5640 @cindex @code{clz@var{m}2} instruction pattern
5641 @item @samp{clz@var{m}2}
5642 Store into operand 0 the number of leading 0-bits in operand 1, starting
5643 at the most significant bit position.  If operand 1 is 0, the
5644 @code{CLZ_DEFINED_VALUE_AT_ZERO} (@pxref{Misc}) macro defines if
5645 the result is undefined or has a useful value.
5647 @var{m} is either a scalar or vector integer mode.  When it is a scalar,
5648 operand 1 has mode @var{m} but operand 0 can have whatever scalar
5649 integer mode is suitable for the target.  The compiler will insert
5650 conversion instructions as necessary (typically to convert the result
5651 to the same width as @code{int}).  When @var{m} is a vector, both
5652 operands must have mode @var{m}.
5654 This pattern is not allowed to @code{FAIL}.
5656 @cindex @code{ctz@var{m}2} instruction pattern
5657 @item @samp{ctz@var{m}2}
5658 Store into operand 0 the number of trailing 0-bits in operand 1, starting
5659 at the least significant bit position.  If operand 1 is 0, the
5660 @code{CTZ_DEFINED_VALUE_AT_ZERO} (@pxref{Misc}) macro defines if
5661 the result is undefined or has a useful value.
5663 @var{m} is either a scalar or vector integer mode.  When it is a scalar,
5664 operand 1 has mode @var{m} but operand 0 can have whatever scalar
5665 integer mode is suitable for the target.  The compiler will insert
5666 conversion instructions as necessary (typically to convert the result
5667 to the same width as @code{int}).  When @var{m} is a vector, both
5668 operands must have mode @var{m}.
5670 This pattern is not allowed to @code{FAIL}.
5672 @cindex @code{popcount@var{m}2} instruction pattern
5673 @item @samp{popcount@var{m}2}
5674 Store into operand 0 the number of 1-bits in operand 1.
5676 @var{m} is either a scalar or vector integer mode.  When it is a scalar,
5677 operand 1 has mode @var{m} but operand 0 can have whatever scalar
5678 integer mode is suitable for the target.  The compiler will insert
5679 conversion instructions as necessary (typically to convert the result
5680 to the same width as @code{int}).  When @var{m} is a vector, both
5681 operands must have mode @var{m}.
5683 This pattern is not allowed to @code{FAIL}.
5685 @cindex @code{parity@var{m}2} instruction pattern
5686 @item @samp{parity@var{m}2}
5687 Store into operand 0 the parity of operand 1, i.e.@: the number of 1-bits
5688 in operand 1 modulo 2.
5690 @var{m} is either a scalar or vector integer mode.  When it is a scalar,
5691 operand 1 has mode @var{m} but operand 0 can have whatever scalar
5692 integer mode is suitable for the target.  The compiler will insert
5693 conversion instructions as necessary (typically to convert the result
5694 to the same width as @code{int}).  When @var{m} is a vector, both
5695 operands must have mode @var{m}.
5697 This pattern is not allowed to @code{FAIL}.
5699 @cindex @code{one_cmpl@var{m}2} instruction pattern
5700 @item @samp{one_cmpl@var{m}2}
5701 Store the bitwise-complement of operand 1 into operand 0.
5703 @cindex @code{movmem@var{m}} instruction pattern
5704 @item @samp{movmem@var{m}}
5705 Block move instruction.  The destination and source blocks of memory
5706 are the first two operands, and both are @code{mem:BLK}s with an
5707 address in mode @code{Pmode}.
5709 The number of bytes to move is the third operand, in mode @var{m}.
5710 Usually, you specify @code{Pmode} for @var{m}.  However, if you can
5711 generate better code knowing the range of valid lengths is smaller than
5712 those representable in a full Pmode pointer, you should provide
5713 a pattern with a
5714 mode corresponding to the range of values you can handle efficiently
5715 (e.g., @code{QImode} for values in the range 0--127; note we avoid numbers
5716 that appear negative) and also a pattern with @code{Pmode}.
5718 The fourth operand is the known shared alignment of the source and
5719 destination, in the form of a @code{const_int} rtx.  Thus, if the
5720 compiler knows that both source and destination are word-aligned,
5721 it may provide the value 4 for this operand.
5723 Optional operands 5 and 6 specify expected alignment and size of block
5724 respectively.  The expected alignment differs from alignment in operand 4
5725 in a way that the blocks are not required to be aligned according to it in
5726 all cases. This expected alignment is also in bytes, just like operand 4.
5727 Expected size, when unknown, is set to @code{(const_int -1)}.
5729 Descriptions of multiple @code{movmem@var{m}} patterns can only be
5730 beneficial if the patterns for smaller modes have fewer restrictions
5731 on their first, second and fourth operands.  Note that the mode @var{m}
5732 in @code{movmem@var{m}} does not impose any restriction on the mode of
5733 individually moved data units in the block.
5735 These patterns need not give special consideration to the possibility
5736 that the source and destination strings might overlap.
5738 @cindex @code{movstr} instruction pattern
5739 @item @samp{movstr}
5740 String copy instruction, with @code{stpcpy} semantics.  Operand 0 is
5741 an output operand in mode @code{Pmode}.  The addresses of the
5742 destination and source strings are operands 1 and 2, and both are
5743 @code{mem:BLK}s with addresses in mode @code{Pmode}.  The execution of
5744 the expansion of this pattern should store in operand 0 the address in
5745 which the @code{NUL} terminator was stored in the destination string.
5747 This patern has also several optional operands that are same as in
5748 @code{setmem}.
5750 @cindex @code{setmem@var{m}} instruction pattern
5751 @item @samp{setmem@var{m}}
5752 Block set instruction.  The destination string is the first operand,
5753 given as a @code{mem:BLK} whose address is in mode @code{Pmode}.  The
5754 number of bytes to set is the second operand, in mode @var{m}.  The value to
5755 initialize the memory with is the third operand. Targets that only support the
5756 clearing of memory should reject any value that is not the constant 0.  See
5757 @samp{movmem@var{m}} for a discussion of the choice of mode.
5759 The fourth operand is the known alignment of the destination, in the form
5760 of a @code{const_int} rtx.  Thus, if the compiler knows that the
5761 destination is word-aligned, it may provide the value 4 for this
5762 operand.
5764 Optional operands 5 and 6 specify expected alignment and size of block
5765 respectively.  The expected alignment differs from alignment in operand 4
5766 in a way that the blocks are not required to be aligned according to it in
5767 all cases. This expected alignment is also in bytes, just like operand 4.
5768 Expected size, when unknown, is set to @code{(const_int -1)}.
5769 Operand 7 is the minimal size of the block and operand 8 is the
5770 maximal size of the block (NULL if it can not be represented as CONST_INT).
5771 Operand 9 is the probable maximal size (i.e. we can not rely on it for correctness,
5772 but it can be used for choosing proper code sequence for a given size).
5774 The use for multiple @code{setmem@var{m}} is as for @code{movmem@var{m}}.
5776 @cindex @code{cmpstrn@var{m}} instruction pattern
5777 @item @samp{cmpstrn@var{m}}
5778 String compare instruction, with five operands.  Operand 0 is the output;
5779 it has mode @var{m}.  The remaining four operands are like the operands
5780 of @samp{movmem@var{m}}.  The two memory blocks specified are compared
5781 byte by byte in lexicographic order starting at the beginning of each
5782 string.  The instruction is not allowed to prefetch more than one byte
5783 at a time since either string may end in the first byte and reading past
5784 that may access an invalid page or segment and cause a fault.  The
5785 comparison terminates early if the fetched bytes are different or if
5786 they are equal to zero.  The effect of the instruction is to store a
5787 value in operand 0 whose sign indicates the result of the comparison.
5789 @cindex @code{cmpstr@var{m}} instruction pattern
5790 @item @samp{cmpstr@var{m}}
5791 String compare instruction, without known maximum length.  Operand 0 is the
5792 output; it has mode @var{m}.  The second and third operand are the blocks of
5793 memory to be compared; both are @code{mem:BLK} with an address in mode
5794 @code{Pmode}.
5796 The fourth operand is the known shared alignment of the source and
5797 destination, in the form of a @code{const_int} rtx.  Thus, if the
5798 compiler knows that both source and destination are word-aligned,
5799 it may provide the value 4 for this operand.
5801 The two memory blocks specified are compared byte by byte in lexicographic
5802 order starting at the beginning of each string.  The instruction is not allowed
5803 to prefetch more than one byte at a time since either string may end in the
5804 first byte and reading past that may access an invalid page or segment and
5805 cause a fault.  The comparison will terminate when the fetched bytes
5806 are different or if they are equal to zero.  The effect of the
5807 instruction is to store a value in operand 0 whose sign indicates the
5808 result of the comparison.
5810 @cindex @code{cmpmem@var{m}} instruction pattern
5811 @item @samp{cmpmem@var{m}}
5812 Block compare instruction, with five operands like the operands
5813 of @samp{cmpstr@var{m}}.  The two memory blocks specified are compared
5814 byte by byte in lexicographic order starting at the beginning of each
5815 block.  Unlike @samp{cmpstr@var{m}} the instruction can prefetch
5816 any bytes in the two memory blocks.  Also unlike @samp{cmpstr@var{m}}
5817 the comparison will not stop if both bytes are zero.  The effect of
5818 the instruction is to store a value in operand 0 whose sign indicates
5819 the result of the comparison.
5821 @cindex @code{strlen@var{m}} instruction pattern
5822 @item @samp{strlen@var{m}}
5823 Compute the length of a string, with three operands.
5824 Operand 0 is the result (of mode @var{m}), operand 1 is
5825 a @code{mem} referring to the first character of the string,
5826 operand 2 is the character to search for (normally zero),
5827 and operand 3 is a constant describing the known alignment
5828 of the beginning of the string.
5830 @cindex @code{float@var{m}@var{n}2} instruction pattern
5831 @item @samp{float@var{m}@var{n}2}
5832 Convert signed integer operand 1 (valid for fixed point mode @var{m}) to
5833 floating point mode @var{n} and store in operand 0 (which has mode
5834 @var{n}).
5836 @cindex @code{floatuns@var{m}@var{n}2} instruction pattern
5837 @item @samp{floatuns@var{m}@var{n}2}
5838 Convert unsigned integer operand 1 (valid for fixed point mode @var{m})
5839 to floating point mode @var{n} and store in operand 0 (which has mode
5840 @var{n}).
5842 @cindex @code{fix@var{m}@var{n}2} instruction pattern
5843 @item @samp{fix@var{m}@var{n}2}
5844 Convert operand 1 (valid for floating point mode @var{m}) to fixed
5845 point mode @var{n} as a signed number and store in operand 0 (which
5846 has mode @var{n}).  This instruction's result is defined only when
5847 the value of operand 1 is an integer.
5849 If the machine description defines this pattern, it also needs to
5850 define the @code{ftrunc} pattern.
5852 @cindex @code{fixuns@var{m}@var{n}2} instruction pattern
5853 @item @samp{fixuns@var{m}@var{n}2}
5854 Convert operand 1 (valid for floating point mode @var{m}) to fixed
5855 point mode @var{n} as an unsigned number and store in operand 0 (which
5856 has mode @var{n}).  This instruction's result is defined only when the
5857 value of operand 1 is an integer.
5859 @cindex @code{ftrunc@var{m}2} instruction pattern
5860 @item @samp{ftrunc@var{m}2}
5861 Convert operand 1 (valid for floating point mode @var{m}) to an
5862 integer value, still represented in floating point mode @var{m}, and
5863 store it in operand 0 (valid for floating point mode @var{m}).
5865 @cindex @code{fix_trunc@var{m}@var{n}2} instruction pattern
5866 @item @samp{fix_trunc@var{m}@var{n}2}
5867 Like @samp{fix@var{m}@var{n}2} but works for any floating point value
5868 of mode @var{m} by converting the value to an integer.
5870 @cindex @code{fixuns_trunc@var{m}@var{n}2} instruction pattern
5871 @item @samp{fixuns_trunc@var{m}@var{n}2}
5872 Like @samp{fixuns@var{m}@var{n}2} but works for any floating point
5873 value of mode @var{m} by converting the value to an integer.
5875 @cindex @code{trunc@var{m}@var{n}2} instruction pattern
5876 @item @samp{trunc@var{m}@var{n}2}
5877 Truncate operand 1 (valid for mode @var{m}) to mode @var{n} and
5878 store in operand 0 (which has mode @var{n}).  Both modes must be fixed
5879 point or both floating point.
5881 @cindex @code{extend@var{m}@var{n}2} instruction pattern
5882 @item @samp{extend@var{m}@var{n}2}
5883 Sign-extend operand 1 (valid for mode @var{m}) to mode @var{n} and
5884 store in operand 0 (which has mode @var{n}).  Both modes must be fixed
5885 point or both floating point.
5887 @cindex @code{zero_extend@var{m}@var{n}2} instruction pattern
5888 @item @samp{zero_extend@var{m}@var{n}2}
5889 Zero-extend operand 1 (valid for mode @var{m}) to mode @var{n} and
5890 store in operand 0 (which has mode @var{n}).  Both modes must be fixed
5891 point.
5893 @cindex @code{fract@var{m}@var{n}2} instruction pattern
5894 @item @samp{fract@var{m}@var{n}2}
5895 Convert operand 1 of mode @var{m} to mode @var{n} and store in
5896 operand 0 (which has mode @var{n}).  Mode @var{m} and mode @var{n}
5897 could be fixed-point to fixed-point, signed integer to fixed-point,
5898 fixed-point to signed integer, floating-point to fixed-point,
5899 or fixed-point to floating-point.
5900 When overflows or underflows happen, the results are undefined.
5902 @cindex @code{satfract@var{m}@var{n}2} instruction pattern
5903 @item @samp{satfract@var{m}@var{n}2}
5904 Convert operand 1 of mode @var{m} to mode @var{n} and store in
5905 operand 0 (which has mode @var{n}).  Mode @var{m} and mode @var{n}
5906 could be fixed-point to fixed-point, signed integer to fixed-point,
5907 or floating-point to fixed-point.
5908 When overflows or underflows happen, the instruction saturates the
5909 results to the maximum or the minimum.
5911 @cindex @code{fractuns@var{m}@var{n}2} instruction pattern
5912 @item @samp{fractuns@var{m}@var{n}2}
5913 Convert operand 1 of mode @var{m} to mode @var{n} and store in
5914 operand 0 (which has mode @var{n}).  Mode @var{m} and mode @var{n}
5915 could be unsigned integer to fixed-point, or
5916 fixed-point to unsigned integer.
5917 When overflows or underflows happen, the results are undefined.
5919 @cindex @code{satfractuns@var{m}@var{n}2} instruction pattern
5920 @item @samp{satfractuns@var{m}@var{n}2}
5921 Convert unsigned integer operand 1 of mode @var{m} to fixed-point mode
5922 @var{n} and store in operand 0 (which has mode @var{n}).
5923 When overflows or underflows happen, the instruction saturates the
5924 results to the maximum or the minimum.
5926 @cindex @code{extv@var{m}} instruction pattern
5927 @item @samp{extv@var{m}}
5928 Extract a bit-field from register operand 1, sign-extend it, and store
5929 it in operand 0.  Operand 2 specifies the width of the field in bits
5930 and operand 3 the starting bit, which counts from the most significant
5931 bit if @samp{BITS_BIG_ENDIAN} is true and from the least significant bit
5932 otherwise.
5934 Operands 0 and 1 both have mode @var{m}.  Operands 2 and 3 have a
5935 target-specific mode.
5937 @cindex @code{extvmisalign@var{m}} instruction pattern
5938 @item @samp{extvmisalign@var{m}}
5939 Extract a bit-field from memory operand 1, sign extend it, and store
5940 it in operand 0.  Operand 2 specifies the width in bits and operand 3
5941 the starting bit.  The starting bit is always somewhere in the first byte of
5942 operand 1; it counts from the most significant bit if @samp{BITS_BIG_ENDIAN}
5943 is true and from the least significant bit otherwise.
5945 Operand 0 has mode @var{m} while operand 1 has @code{BLK} mode.
5946 Operands 2 and 3 have a target-specific mode.
5948 The instruction must not read beyond the last byte of the bit-field.
5950 @cindex @code{extzv@var{m}} instruction pattern
5951 @item @samp{extzv@var{m}}
5952 Like @samp{extv@var{m}} except that the bit-field value is zero-extended.
5954 @cindex @code{extzvmisalign@var{m}} instruction pattern
5955 @item @samp{extzvmisalign@var{m}}
5956 Like @samp{extvmisalign@var{m}} except that the bit-field value is
5957 zero-extended.
5959 @cindex @code{insv@var{m}} instruction pattern
5960 @item @samp{insv@var{m}}
5961 Insert operand 3 into a bit-field of register operand 0.  Operand 1
5962 specifies the width of the field in bits and operand 2 the starting bit,
5963 which counts from the most significant bit if @samp{BITS_BIG_ENDIAN}
5964 is true and from the least significant bit otherwise.
5966 Operands 0 and 3 both have mode @var{m}.  Operands 1 and 2 have a
5967 target-specific mode.
5969 @cindex @code{insvmisalign@var{m}} instruction pattern
5970 @item @samp{insvmisalign@var{m}}
5971 Insert operand 3 into a bit-field of memory operand 0.  Operand 1
5972 specifies the width of the field in bits and operand 2 the starting bit.
5973 The starting bit is always somewhere in the first byte of operand 0;
5974 it counts from the most significant bit if @samp{BITS_BIG_ENDIAN}
5975 is true and from the least significant bit otherwise.
5977 Operand 3 has mode @var{m} while operand 0 has @code{BLK} mode.
5978 Operands 1 and 2 have a target-specific mode.
5980 The instruction must not read or write beyond the last byte of the bit-field.
5982 @cindex @code{extv} instruction pattern
5983 @item @samp{extv}
5984 Extract a bit-field from operand 1 (a register or memory operand), where
5985 operand 2 specifies the width in bits and operand 3 the starting bit,
5986 and store it in operand 0.  Operand 0 must have mode @code{word_mode}.
5987 Operand 1 may have mode @code{byte_mode} or @code{word_mode}; often
5988 @code{word_mode} is allowed only for registers.  Operands 2 and 3 must
5989 be valid for @code{word_mode}.
5991 The RTL generation pass generates this instruction only with constants
5992 for operands 2 and 3 and the constant is never zero for operand 2.
5994 The bit-field value is sign-extended to a full word integer
5995 before it is stored in operand 0.
5997 This pattern is deprecated; please use @samp{extv@var{m}} and
5998 @code{extvmisalign@var{m}} instead.
6000 @cindex @code{extzv} instruction pattern
6001 @item @samp{extzv}
6002 Like @samp{extv} except that the bit-field value is zero-extended.
6004 This pattern is deprecated; please use @samp{extzv@var{m}} and
6005 @code{extzvmisalign@var{m}} instead.
6007 @cindex @code{insv} instruction pattern
6008 @item @samp{insv}
6009 Store operand 3 (which must be valid for @code{word_mode}) into a
6010 bit-field in operand 0, where operand 1 specifies the width in bits and
6011 operand 2 the starting bit.  Operand 0 may have mode @code{byte_mode} or
6012 @code{word_mode}; often @code{word_mode} is allowed only for registers.
6013 Operands 1 and 2 must be valid for @code{word_mode}.
6015 The RTL generation pass generates this instruction only with constants
6016 for operands 1 and 2 and the constant is never zero for operand 1.
6018 This pattern is deprecated; please use @samp{insv@var{m}} and
6019 @code{insvmisalign@var{m}} instead.
6021 @cindex @code{mov@var{mode}cc} instruction pattern
6022 @item @samp{mov@var{mode}cc}
6023 Conditionally move operand 2 or operand 3 into operand 0 according to the
6024 comparison in operand 1.  If the comparison is true, operand 2 is moved
6025 into operand 0, otherwise operand 3 is moved.
6027 The mode of the operands being compared need not be the same as the operands
6028 being moved.  Some machines, sparc64 for example, have instructions that
6029 conditionally move an integer value based on the floating point condition
6030 codes and vice versa.
6032 If the machine does not have conditional move instructions, do not
6033 define these patterns.
6035 @cindex @code{add@var{mode}cc} instruction pattern
6036 @item @samp{add@var{mode}cc}
6037 Similar to @samp{mov@var{mode}cc} but for conditional addition.  Conditionally
6038 move operand 2 or (operands 2 + operand 3) into operand 0 according to the
6039 comparison in operand 1.  If the comparison is false, operand 2 is moved into
6040 operand 0, otherwise (operand 2 + operand 3) is moved.
6042 @cindex @code{neg@var{mode}cc} instruction pattern
6043 @item @samp{neg@var{mode}cc}
6044 Similar to @samp{mov@var{mode}cc} but for conditional negation.  Conditionally
6045 move the negation of operand 2 or the unchanged operand 3 into operand 0
6046 according to the comparison in operand 1.  If the comparison is true, the negation
6047 of operand 2 is moved into operand 0, otherwise operand 3 is moved.
6049 @cindex @code{not@var{mode}cc} instruction pattern
6050 @item @samp{not@var{mode}cc}
6051 Similar to @samp{neg@var{mode}cc} but for conditional complement.
6052 Conditionally move the bitwise complement of operand 2 or the unchanged
6053 operand 3 into operand 0 according to the comparison in operand 1.
6054 If the comparison is true, the complement of operand 2 is moved into
6055 operand 0, otherwise operand 3 is moved.
6057 @cindex @code{cstore@var{mode}4} instruction pattern
6058 @item @samp{cstore@var{mode}4}
6059 Store zero or nonzero in operand 0 according to whether a comparison
6060 is true.  Operand 1 is a comparison operator.  Operand 2 and operand 3
6061 are the first and second operand of the comparison, respectively.
6062 You specify the mode that operand 0 must have when you write the
6063 @code{match_operand} expression.  The compiler automatically sees which
6064 mode you have used and supplies an operand of that mode.
6066 The value stored for a true condition must have 1 as its low bit, or
6067 else must be negative.  Otherwise the instruction is not suitable and
6068 you should omit it from the machine description.  You describe to the
6069 compiler exactly which value is stored by defining the macro
6070 @code{STORE_FLAG_VALUE} (@pxref{Misc}).  If a description cannot be
6071 found that can be used for all the possible comparison operators, you
6072 should pick one and use a @code{define_expand} to map all results
6073 onto the one you chose.
6075 These operations may @code{FAIL}, but should do so only in relatively
6076 uncommon cases; if they would @code{FAIL} for common cases involving
6077 integer comparisons, it is best to restrict the predicates to not
6078 allow these operands.  Likewise if a given comparison operator will
6079 always fail, independent of the operands (for floating-point modes, the
6080 @code{ordered_comparison_operator} predicate is often useful in this case).
6082 If this pattern is omitted, the compiler will generate a conditional
6083 branch---for example, it may copy a constant one to the target and branching
6084 around an assignment of zero to the target---or a libcall.  If the predicate
6085 for operand 1 only rejects some operators, it will also try reordering the
6086 operands and/or inverting the result value (e.g.@: by an exclusive OR).
6087 These possibilities could be cheaper or equivalent to the instructions
6088 used for the @samp{cstore@var{mode}4} pattern followed by those required
6089 to convert a positive result from @code{STORE_FLAG_VALUE} to 1; in this
6090 case, you can and should make operand 1's predicate reject some operators
6091 in the @samp{cstore@var{mode}4} pattern, or remove the pattern altogether
6092 from the machine description.
6094 @cindex @code{cbranch@var{mode}4} instruction pattern
6095 @item @samp{cbranch@var{mode}4}
6096 Conditional branch instruction combined with a compare instruction.
6097 Operand 0 is a comparison operator.  Operand 1 and operand 2 are the
6098 first and second operands of the comparison, respectively.  Operand 3
6099 is the @code{code_label} to jump to.
6101 @cindex @code{jump} instruction pattern
6102 @item @samp{jump}
6103 A jump inside a function; an unconditional branch.  Operand 0 is the
6104 @code{code_label} to jump to.  This pattern name is mandatory on all
6105 machines.
6107 @cindex @code{call} instruction pattern
6108 @item @samp{call}
6109 Subroutine call instruction returning no value.  Operand 0 is the
6110 function to call; operand 1 is the number of bytes of arguments pushed
6111 as a @code{const_int}; operand 2 is the number of registers used as
6112 operands.
6114 On most machines, operand 2 is not actually stored into the RTL
6115 pattern.  It is supplied for the sake of some RISC machines which need
6116 to put this information into the assembler code; they can put it in
6117 the RTL instead of operand 1.
6119 Operand 0 should be a @code{mem} RTX whose address is the address of the
6120 function.  Note, however, that this address can be a @code{symbol_ref}
6121 expression even if it would not be a legitimate memory address on the
6122 target machine.  If it is also not a valid argument for a call
6123 instruction, the pattern for this operation should be a
6124 @code{define_expand} (@pxref{Expander Definitions}) that places the
6125 address into a register and uses that register in the call instruction.
6127 @cindex @code{call_value} instruction pattern
6128 @item @samp{call_value}
6129 Subroutine call instruction returning a value.  Operand 0 is the hard
6130 register in which the value is returned.  There are three more
6131 operands, the same as the three operands of the @samp{call}
6132 instruction (but with numbers increased by one).
6134 Subroutines that return @code{BLKmode} objects use the @samp{call}
6135 insn.
6137 @cindex @code{call_pop} instruction pattern
6138 @cindex @code{call_value_pop} instruction pattern
6139 @item @samp{call_pop}, @samp{call_value_pop}
6140 Similar to @samp{call} and @samp{call_value}, except used if defined and
6141 if @code{RETURN_POPS_ARGS} is nonzero.  They should emit a @code{parallel}
6142 that contains both the function call and a @code{set} to indicate the
6143 adjustment made to the frame pointer.
6145 For machines where @code{RETURN_POPS_ARGS} can be nonzero, the use of these
6146 patterns increases the number of functions for which the frame pointer
6147 can be eliminated, if desired.
6149 @cindex @code{untyped_call} instruction pattern
6150 @item @samp{untyped_call}
6151 Subroutine call instruction returning a value of any type.  Operand 0 is
6152 the function to call; operand 1 is a memory location where the result of
6153 calling the function is to be stored; operand 2 is a @code{parallel}
6154 expression where each element is a @code{set} expression that indicates
6155 the saving of a function return value into the result block.
6157 This instruction pattern should be defined to support
6158 @code{__builtin_apply} on machines where special instructions are needed
6159 to call a subroutine with arbitrary arguments or to save the value
6160 returned.  This instruction pattern is required on machines that have
6161 multiple registers that can hold a return value
6162 (i.e.@: @code{FUNCTION_VALUE_REGNO_P} is true for more than one register).
6164 @cindex @code{return} instruction pattern
6165 @item @samp{return}
6166 Subroutine return instruction.  This instruction pattern name should be
6167 defined only if a single instruction can do all the work of returning
6168 from a function.
6170 Like the @samp{mov@var{m}} patterns, this pattern is also used after the
6171 RTL generation phase.  In this case it is to support machines where
6172 multiple instructions are usually needed to return from a function, but
6173 some class of functions only requires one instruction to implement a
6174 return.  Normally, the applicable functions are those which do not need
6175 to save any registers or allocate stack space.
6177 It is valid for this pattern to expand to an instruction using
6178 @code{simple_return} if no epilogue is required.
6180 @cindex @code{simple_return} instruction pattern
6181 @item @samp{simple_return}
6182 Subroutine return instruction.  This instruction pattern name should be
6183 defined only if a single instruction can do all the work of returning
6184 from a function on a path where no epilogue is required.  This pattern
6185 is very similar to the @code{return} instruction pattern, but it is emitted
6186 only by the shrink-wrapping optimization on paths where the function
6187 prologue has not been executed, and a function return should occur without
6188 any of the effects of the epilogue.  Additional uses may be introduced on
6189 paths where both the prologue and the epilogue have executed.
6191 @findex reload_completed
6192 @findex leaf_function_p
6193 For such machines, the condition specified in this pattern should only
6194 be true when @code{reload_completed} is nonzero and the function's
6195 epilogue would only be a single instruction.  For machines with register
6196 windows, the routine @code{leaf_function_p} may be used to determine if
6197 a register window push is required.
6199 Machines that have conditional return instructions should define patterns
6200 such as
6202 @smallexample
6203 (define_insn ""
6204   [(set (pc)
6205         (if_then_else (match_operator
6206                          0 "comparison_operator"
6207                          [(cc0) (const_int 0)])
6208                       (return)
6209                       (pc)))]
6210   "@var{condition}"
6211   "@dots{}")
6212 @end smallexample
6214 where @var{condition} would normally be the same condition specified on the
6215 named @samp{return} pattern.
6217 @cindex @code{untyped_return} instruction pattern
6218 @item @samp{untyped_return}
6219 Untyped subroutine return instruction.  This instruction pattern should
6220 be defined to support @code{__builtin_return} on machines where special
6221 instructions are needed to return a value of any type.
6223 Operand 0 is a memory location where the result of calling a function
6224 with @code{__builtin_apply} is stored; operand 1 is a @code{parallel}
6225 expression where each element is a @code{set} expression that indicates
6226 the restoring of a function return value from the result block.
6228 @cindex @code{nop} instruction pattern
6229 @item @samp{nop}
6230 No-op instruction.  This instruction pattern name should always be defined
6231 to output a no-op in assembler code.  @code{(const_int 0)} will do as an
6232 RTL pattern.
6234 @cindex @code{indirect_jump} instruction pattern
6235 @item @samp{indirect_jump}
6236 An instruction to jump to an address which is operand zero.
6237 This pattern name is mandatory on all machines.
6239 @cindex @code{casesi} instruction pattern
6240 @item @samp{casesi}
6241 Instruction to jump through a dispatch table, including bounds checking.
6242 This instruction takes five operands:
6244 @enumerate
6245 @item
6246 The index to dispatch on, which has mode @code{SImode}.
6248 @item
6249 The lower bound for indices in the table, an integer constant.
6251 @item
6252 The total range of indices in the table---the largest index
6253 minus the smallest one (both inclusive).
6255 @item
6256 A label that precedes the table itself.
6258 @item
6259 A label to jump to if the index has a value outside the bounds.
6260 @end enumerate
6262 The table is an @code{addr_vec} or @code{addr_diff_vec} inside of a
6263 @code{jump_table_data}.  The number of elements in the table is one plus the
6264 difference between the upper bound and the lower bound.
6266 @cindex @code{tablejump} instruction pattern
6267 @item @samp{tablejump}
6268 Instruction to jump to a variable address.  This is a low-level
6269 capability which can be used to implement a dispatch table when there
6270 is no @samp{casesi} pattern.
6272 This pattern requires two operands: the address or offset, and a label
6273 which should immediately precede the jump table.  If the macro
6274 @code{CASE_VECTOR_PC_RELATIVE} evaluates to a nonzero value then the first
6275 operand is an offset which counts from the address of the table; otherwise,
6276 it is an absolute address to jump to.  In either case, the first operand has
6277 mode @code{Pmode}.
6279 The @samp{tablejump} insn is always the last insn before the jump
6280 table it uses.  Its assembler code normally has no need to use the
6281 second operand, but you should incorporate it in the RTL pattern so
6282 that the jump optimizer will not delete the table as unreachable code.
6285 @cindex @code{decrement_and_branch_until_zero} instruction pattern
6286 @item @samp{decrement_and_branch_until_zero}
6287 Conditional branch instruction that decrements a register and
6288 jumps if the register is nonzero.  Operand 0 is the register to
6289 decrement and test; operand 1 is the label to jump to if the
6290 register is nonzero.  @xref{Looping Patterns}.
6292 This optional instruction pattern is only used by the combiner,
6293 typically for loops reversed by the loop optimizer when strength
6294 reduction is enabled.
6296 @cindex @code{doloop_end} instruction pattern
6297 @item @samp{doloop_end}
6298 Conditional branch instruction that decrements a register and
6299 jumps if the register is nonzero.  Operand 0 is the register to
6300 decrement and test; operand 1 is the label to jump to if the
6301 register is nonzero.
6302 @xref{Looping Patterns}.
6304 This optional instruction pattern should be defined for machines with
6305 low-overhead looping instructions as the loop optimizer will try to
6306 modify suitable loops to utilize it.  The target hook
6307 @code{TARGET_CAN_USE_DOLOOP_P} controls the conditions under which
6308 low-overhead loops can be used.
6310 @cindex @code{doloop_begin} instruction pattern
6311 @item @samp{doloop_begin}
6312 Companion instruction to @code{doloop_end} required for machines that
6313 need to perform some initialization, such as loading a special counter
6314 register.  Operand 1 is the associated @code{doloop_end} pattern and
6315 operand 0 is the register that it decrements.
6317 If initialization insns do not always need to be emitted, use a
6318 @code{define_expand} (@pxref{Expander Definitions}) and make it fail.
6320 @cindex @code{canonicalize_funcptr_for_compare} instruction pattern
6321 @item @samp{canonicalize_funcptr_for_compare}
6322 Canonicalize the function pointer in operand 1 and store the result
6323 into operand 0.
6325 Operand 0 is always a @code{reg} and has mode @code{Pmode}; operand 1
6326 may be a @code{reg}, @code{mem}, @code{symbol_ref}, @code{const_int}, etc
6327 and also has mode @code{Pmode}.
6329 Canonicalization of a function pointer usually involves computing
6330 the address of the function which would be called if the function
6331 pointer were used in an indirect call.
6333 Only define this pattern if function pointers on the target machine
6334 can have different values but still call the same function when
6335 used in an indirect call.
6337 @cindex @code{save_stack_block} instruction pattern
6338 @cindex @code{save_stack_function} instruction pattern
6339 @cindex @code{save_stack_nonlocal} instruction pattern
6340 @cindex @code{restore_stack_block} instruction pattern
6341 @cindex @code{restore_stack_function} instruction pattern
6342 @cindex @code{restore_stack_nonlocal} instruction pattern
6343 @item @samp{save_stack_block}
6344 @itemx @samp{save_stack_function}
6345 @itemx @samp{save_stack_nonlocal}
6346 @itemx @samp{restore_stack_block}
6347 @itemx @samp{restore_stack_function}
6348 @itemx @samp{restore_stack_nonlocal}
6349 Most machines save and restore the stack pointer by copying it to or
6350 from an object of mode @code{Pmode}.  Do not define these patterns on
6351 such machines.
6353 Some machines require special handling for stack pointer saves and
6354 restores.  On those machines, define the patterns corresponding to the
6355 non-standard cases by using a @code{define_expand} (@pxref{Expander
6356 Definitions}) that produces the required insns.  The three types of
6357 saves and restores are:
6359 @enumerate
6360 @item
6361 @samp{save_stack_block} saves the stack pointer at the start of a block
6362 that allocates a variable-sized object, and @samp{restore_stack_block}
6363 restores the stack pointer when the block is exited.
6365 @item
6366 @samp{save_stack_function} and @samp{restore_stack_function} do a
6367 similar job for the outermost block of a function and are used when the
6368 function allocates variable-sized objects or calls @code{alloca}.  Only
6369 the epilogue uses the restored stack pointer, allowing a simpler save or
6370 restore sequence on some machines.
6372 @item
6373 @samp{save_stack_nonlocal} is used in functions that contain labels
6374 branched to by nested functions.  It saves the stack pointer in such a
6375 way that the inner function can use @samp{restore_stack_nonlocal} to
6376 restore the stack pointer.  The compiler generates code to restore the
6377 frame and argument pointer registers, but some machines require saving
6378 and restoring additional data such as register window information or
6379 stack backchains.  Place insns in these patterns to save and restore any
6380 such required data.
6381 @end enumerate
6383 When saving the stack pointer, operand 0 is the save area and operand 1
6384 is the stack pointer.  The mode used to allocate the save area defaults
6385 to @code{Pmode} but you can override that choice by defining the
6386 @code{STACK_SAVEAREA_MODE} macro (@pxref{Storage Layout}).  You must
6387 specify an integral mode, or @code{VOIDmode} if no save area is needed
6388 for a particular type of save (either because no save is needed or
6389 because a machine-specific save area can be used).  Operand 0 is the
6390 stack pointer and operand 1 is the save area for restore operations.  If
6391 @samp{save_stack_block} is defined, operand 0 must not be
6392 @code{VOIDmode} since these saves can be arbitrarily nested.
6394 A save area is a @code{mem} that is at a constant offset from
6395 @code{virtual_stack_vars_rtx} when the stack pointer is saved for use by
6396 nonlocal gotos and a @code{reg} in the other two cases.
6398 @cindex @code{allocate_stack} instruction pattern
6399 @item @samp{allocate_stack}
6400 Subtract (or add if @code{STACK_GROWS_DOWNWARD} is undefined) operand 1 from
6401 the stack pointer to create space for dynamically allocated data.
6403 Store the resultant pointer to this space into operand 0.  If you
6404 are allocating space from the main stack, do this by emitting a
6405 move insn to copy @code{virtual_stack_dynamic_rtx} to operand 0.
6406 If you are allocating the space elsewhere, generate code to copy the
6407 location of the space to operand 0.  In the latter case, you must
6408 ensure this space gets freed when the corresponding space on the main
6409 stack is free.
6411 Do not define this pattern if all that must be done is the subtraction.
6412 Some machines require other operations such as stack probes or
6413 maintaining the back chain.  Define this pattern to emit those
6414 operations in addition to updating the stack pointer.
6416 @cindex @code{check_stack} instruction pattern
6417 @item @samp{check_stack}
6418 If stack checking (@pxref{Stack Checking}) cannot be done on your system by
6419 probing the stack, define this pattern to perform the needed check and signal
6420 an error if the stack has overflowed.  The single operand is the address in
6421 the stack farthest from the current stack pointer that you need to validate.
6422 Normally, on platforms where this pattern is needed, you would obtain the
6423 stack limit from a global or thread-specific variable or register.
6425 @cindex @code{probe_stack_address} instruction pattern
6426 @item @samp{probe_stack_address}
6427 If stack checking (@pxref{Stack Checking}) can be done on your system by
6428 probing the stack but without the need to actually access it, define this
6429 pattern and signal an error if the stack has overflowed.  The single operand
6430 is the memory address in the stack that needs to be probed.
6432 @cindex @code{probe_stack} instruction pattern
6433 @item @samp{probe_stack}
6434 If stack checking (@pxref{Stack Checking}) can be done on your system by
6435 probing the stack but doing it with a ``store zero'' instruction is not valid
6436 or optimal, define this pattern to do the probing differently and signal an
6437 error if the stack has overflowed.  The single operand is the memory reference
6438 in the stack that needs to be probed.
6440 @cindex @code{nonlocal_goto} instruction pattern
6441 @item @samp{nonlocal_goto}
6442 Emit code to generate a non-local goto, e.g., a jump from one function
6443 to a label in an outer function.  This pattern has four arguments,
6444 each representing a value to be used in the jump.  The first
6445 argument is to be loaded into the frame pointer, the second is
6446 the address to branch to (code to dispatch to the actual label),
6447 the third is the address of a location where the stack is saved,
6448 and the last is the address of the label, to be placed in the
6449 location for the incoming static chain.
6451 On most machines you need not define this pattern, since GCC will
6452 already generate the correct code, which is to load the frame pointer
6453 and static chain, restore the stack (using the
6454 @samp{restore_stack_nonlocal} pattern, if defined), and jump indirectly
6455 to the dispatcher.  You need only define this pattern if this code will
6456 not work on your machine.
6458 @cindex @code{nonlocal_goto_receiver} instruction pattern
6459 @item @samp{nonlocal_goto_receiver}
6460 This pattern, if defined, contains code needed at the target of a
6461 nonlocal goto after the code already generated by GCC@.  You will not
6462 normally need to define this pattern.  A typical reason why you might
6463 need this pattern is if some value, such as a pointer to a global table,
6464 must be restored when the frame pointer is restored.  Note that a nonlocal
6465 goto only occurs within a unit-of-translation, so a global table pointer
6466 that is shared by all functions of a given module need not be restored.
6467 There are no arguments.
6469 @cindex @code{exception_receiver} instruction pattern
6470 @item @samp{exception_receiver}
6471 This pattern, if defined, contains code needed at the site of an
6472 exception handler that isn't needed at the site of a nonlocal goto.  You
6473 will not normally need to define this pattern.  A typical reason why you
6474 might need this pattern is if some value, such as a pointer to a global
6475 table, must be restored after control flow is branched to the handler of
6476 an exception.  There are no arguments.
6478 @cindex @code{builtin_setjmp_setup} instruction pattern
6479 @item @samp{builtin_setjmp_setup}
6480 This pattern, if defined, contains additional code needed to initialize
6481 the @code{jmp_buf}.  You will not normally need to define this pattern.
6482 A typical reason why you might need this pattern is if some value, such
6483 as a pointer to a global table, must be restored.  Though it is
6484 preferred that the pointer value be recalculated if possible (given the
6485 address of a label for instance).  The single argument is a pointer to
6486 the @code{jmp_buf}.  Note that the buffer is five words long and that
6487 the first three are normally used by the generic mechanism.
6489 @cindex @code{builtin_setjmp_receiver} instruction pattern
6490 @item @samp{builtin_setjmp_receiver}
6491 This pattern, if defined, contains code needed at the site of a
6492 built-in setjmp that isn't needed at the site of a nonlocal goto.  You
6493 will not normally need to define this pattern.  A typical reason why you
6494 might need this pattern is if some value, such as a pointer to a global
6495 table, must be restored.  It takes one argument, which is the label
6496 to which builtin_longjmp transferred control; this pattern may be emitted
6497 at a small offset from that label.
6499 @cindex @code{builtin_longjmp} instruction pattern
6500 @item @samp{builtin_longjmp}
6501 This pattern, if defined, performs the entire action of the longjmp.
6502 You will not normally need to define this pattern unless you also define
6503 @code{builtin_setjmp_setup}.  The single argument is a pointer to the
6504 @code{jmp_buf}.
6506 @cindex @code{eh_return} instruction pattern
6507 @item @samp{eh_return}
6508 This pattern, if defined, affects the way @code{__builtin_eh_return},
6509 and thence the call frame exception handling library routines, are
6510 built.  It is intended to handle non-trivial actions needed along
6511 the abnormal return path.
6513 The address of the exception handler to which the function should return
6514 is passed as operand to this pattern.  It will normally need to copied by
6515 the pattern to some special register or memory location.
6516 If the pattern needs to determine the location of the target call
6517 frame in order to do so, it may use @code{EH_RETURN_STACKADJ_RTX},
6518 if defined; it will have already been assigned.
6520 If this pattern is not defined, the default action will be to simply
6521 copy the return address to @code{EH_RETURN_HANDLER_RTX}.  Either
6522 that macro or this pattern needs to be defined if call frame exception
6523 handling is to be used.
6525 @cindex @code{prologue} instruction pattern
6526 @anchor{prologue instruction pattern}
6527 @item @samp{prologue}
6528 This pattern, if defined, emits RTL for entry to a function.  The function
6529 entry is responsible for setting up the stack frame, initializing the frame
6530 pointer register, saving callee saved registers, etc.
6532 Using a prologue pattern is generally preferred over defining
6533 @code{TARGET_ASM_FUNCTION_PROLOGUE} to emit assembly code for the prologue.
6535 The @code{prologue} pattern is particularly useful for targets which perform
6536 instruction scheduling.
6538 @cindex @code{window_save} instruction pattern
6539 @anchor{window_save instruction pattern}
6540 @item @samp{window_save}
6541 This pattern, if defined, emits RTL for a register window save.  It should
6542 be defined if the target machine has register windows but the window events
6543 are decoupled from calls to subroutines.  The canonical example is the SPARC
6544 architecture.
6546 @cindex @code{epilogue} instruction pattern
6547 @anchor{epilogue instruction pattern}
6548 @item @samp{epilogue}
6549 This pattern emits RTL for exit from a function.  The function
6550 exit is responsible for deallocating the stack frame, restoring callee saved
6551 registers and emitting the return instruction.
6553 Using an epilogue pattern is generally preferred over defining
6554 @code{TARGET_ASM_FUNCTION_EPILOGUE} to emit assembly code for the epilogue.
6556 The @code{epilogue} pattern is particularly useful for targets which perform
6557 instruction scheduling or which have delay slots for their return instruction.
6559 @cindex @code{sibcall_epilogue} instruction pattern
6560 @item @samp{sibcall_epilogue}
6561 This pattern, if defined, emits RTL for exit from a function without the final
6562 branch back to the calling function.  This pattern will be emitted before any
6563 sibling call (aka tail call) sites.
6565 The @code{sibcall_epilogue} pattern must not clobber any arguments used for
6566 parameter passing or any stack slots for arguments passed to the current
6567 function.
6569 @cindex @code{trap} instruction pattern
6570 @item @samp{trap}
6571 This pattern, if defined, signals an error, typically by causing some
6572 kind of signal to be raised.
6574 @cindex @code{ctrap@var{MM}4} instruction pattern
6575 @item @samp{ctrap@var{MM}4}
6576 Conditional trap instruction.  Operand 0 is a piece of RTL which
6577 performs a comparison, and operands 1 and 2 are the arms of the
6578 comparison.  Operand 3 is the trap code, an integer.
6580 A typical @code{ctrap} pattern looks like
6582 @smallexample
6583 (define_insn "ctrapsi4"
6584   [(trap_if (match_operator 0 "trap_operator"
6585              [(match_operand 1 "register_operand")
6586               (match_operand 2 "immediate_operand")])
6587             (match_operand 3 "const_int_operand" "i"))]
6588   ""
6589   "@dots{}")
6590 @end smallexample
6592 @cindex @code{prefetch} instruction pattern
6593 @item @samp{prefetch}
6594 This pattern, if defined, emits code for a non-faulting data prefetch
6595 instruction.  Operand 0 is the address of the memory to prefetch.  Operand 1
6596 is a constant 1 if the prefetch is preparing for a write to the memory
6597 address, or a constant 0 otherwise.  Operand 2 is the expected degree of
6598 temporal locality of the data and is a value between 0 and 3, inclusive; 0
6599 means that the data has no temporal locality, so it need not be left in the
6600 cache after the access; 3 means that the data has a high degree of temporal
6601 locality and should be left in all levels of cache possible;  1 and 2 mean,
6602 respectively, a low or moderate degree of temporal locality.
6604 Targets that do not support write prefetches or locality hints can ignore
6605 the values of operands 1 and 2.
6607 @cindex @code{blockage} instruction pattern
6608 @item @samp{blockage}
6609 This pattern defines a pseudo insn that prevents the instruction
6610 scheduler and other passes from moving instructions and using register
6611 equivalences across the boundary defined by the blockage insn.
6612 This needs to be an UNSPEC_VOLATILE pattern or a volatile ASM.
6614 @cindex @code{memory_barrier} instruction pattern
6615 @item @samp{memory_barrier}
6616 If the target memory model is not fully synchronous, then this pattern
6617 should be defined to an instruction that orders both loads and stores
6618 before the instruction with respect to loads and stores after the instruction.
6619 This pattern has no operands.
6621 @cindex @code{sync_compare_and_swap@var{mode}} instruction pattern
6622 @item @samp{sync_compare_and_swap@var{mode}}
6623 This pattern, if defined, emits code for an atomic compare-and-swap
6624 operation.  Operand 1 is the memory on which the atomic operation is
6625 performed.  Operand 2 is the ``old'' value to be compared against the
6626 current contents of the memory location.  Operand 3 is the ``new'' value
6627 to store in the memory if the compare succeeds.  Operand 0 is the result
6628 of the operation; it should contain the contents of the memory
6629 before the operation.  If the compare succeeds, this should obviously be
6630 a copy of operand 2.
6632 This pattern must show that both operand 0 and operand 1 are modified.
6634 This pattern must issue any memory barrier instructions such that all
6635 memory operations before the atomic operation occur before the atomic
6636 operation and all memory operations after the atomic operation occur
6637 after the atomic operation.
6639 For targets where the success or failure of the compare-and-swap
6640 operation is available via the status flags, it is possible to
6641 avoid a separate compare operation and issue the subsequent
6642 branch or store-flag operation immediately after the compare-and-swap.
6643 To this end, GCC will look for a @code{MODE_CC} set in the
6644 output of @code{sync_compare_and_swap@var{mode}}; if the machine
6645 description includes such a set, the target should also define special
6646 @code{cbranchcc4} and/or @code{cstorecc4} instructions.  GCC will then
6647 be able to take the destination of the @code{MODE_CC} set and pass it
6648 to the @code{cbranchcc4} or @code{cstorecc4} pattern as the first
6649 operand of the comparison (the second will be @code{(const_int 0)}).
6651 For targets where the operating system may provide support for this
6652 operation via library calls, the @code{sync_compare_and_swap_optab}
6653 may be initialized to a function with the same interface as the
6654 @code{__sync_val_compare_and_swap_@var{n}} built-in.  If the entire
6655 set of @var{__sync} builtins are supported via library calls, the
6656 target can initialize all of the optabs at once with
6657 @code{init_sync_libfuncs}.
6658 For the purposes of C++11 @code{std::atomic::is_lock_free}, it is
6659 assumed that these library calls do @emph{not} use any kind of
6660 interruptable locking.
6662 @cindex @code{sync_add@var{mode}} instruction pattern
6663 @cindex @code{sync_sub@var{mode}} instruction pattern
6664 @cindex @code{sync_ior@var{mode}} instruction pattern
6665 @cindex @code{sync_and@var{mode}} instruction pattern
6666 @cindex @code{sync_xor@var{mode}} instruction pattern
6667 @cindex @code{sync_nand@var{mode}} instruction pattern
6668 @item @samp{sync_add@var{mode}}, @samp{sync_sub@var{mode}}
6669 @itemx @samp{sync_ior@var{mode}}, @samp{sync_and@var{mode}}
6670 @itemx @samp{sync_xor@var{mode}}, @samp{sync_nand@var{mode}}
6671 These patterns emit code for an atomic operation on memory.
6672 Operand 0 is the memory on which the atomic operation is performed.
6673 Operand 1 is the second operand to the binary operator.
6675 This pattern must issue any memory barrier instructions such that all
6676 memory operations before the atomic operation occur before the atomic
6677 operation and all memory operations after the atomic operation occur
6678 after the atomic operation.
6680 If these patterns are not defined, the operation will be constructed
6681 from a compare-and-swap operation, if defined.
6683 @cindex @code{sync_old_add@var{mode}} instruction pattern
6684 @cindex @code{sync_old_sub@var{mode}} instruction pattern
6685 @cindex @code{sync_old_ior@var{mode}} instruction pattern
6686 @cindex @code{sync_old_and@var{mode}} instruction pattern
6687 @cindex @code{sync_old_xor@var{mode}} instruction pattern
6688 @cindex @code{sync_old_nand@var{mode}} instruction pattern
6689 @item @samp{sync_old_add@var{mode}}, @samp{sync_old_sub@var{mode}}
6690 @itemx @samp{sync_old_ior@var{mode}}, @samp{sync_old_and@var{mode}}
6691 @itemx @samp{sync_old_xor@var{mode}}, @samp{sync_old_nand@var{mode}}
6692 These patterns emit code for an atomic operation on memory,
6693 and return the value that the memory contained before the operation.
6694 Operand 0 is the result value, operand 1 is the memory on which the
6695 atomic operation is performed, and operand 2 is the second operand
6696 to the binary operator.
6698 This pattern must issue any memory barrier instructions such that all
6699 memory operations before the atomic operation occur before the atomic
6700 operation and all memory operations after the atomic operation occur
6701 after the atomic operation.
6703 If these patterns are not defined, the operation will be constructed
6704 from a compare-and-swap operation, if defined.
6706 @cindex @code{sync_new_add@var{mode}} instruction pattern
6707 @cindex @code{sync_new_sub@var{mode}} instruction pattern
6708 @cindex @code{sync_new_ior@var{mode}} instruction pattern
6709 @cindex @code{sync_new_and@var{mode}} instruction pattern
6710 @cindex @code{sync_new_xor@var{mode}} instruction pattern
6711 @cindex @code{sync_new_nand@var{mode}} instruction pattern
6712 @item @samp{sync_new_add@var{mode}}, @samp{sync_new_sub@var{mode}}
6713 @itemx @samp{sync_new_ior@var{mode}}, @samp{sync_new_and@var{mode}}
6714 @itemx @samp{sync_new_xor@var{mode}}, @samp{sync_new_nand@var{mode}}
6715 These patterns are like their @code{sync_old_@var{op}} counterparts,
6716 except that they return the value that exists in the memory location
6717 after the operation, rather than before the operation.
6719 @cindex @code{sync_lock_test_and_set@var{mode}} instruction pattern
6720 @item @samp{sync_lock_test_and_set@var{mode}}
6721 This pattern takes two forms, based on the capabilities of the target.
6722 In either case, operand 0 is the result of the operand, operand 1 is
6723 the memory on which the atomic operation is performed, and operand 2
6724 is the value to set in the lock.
6726 In the ideal case, this operation is an atomic exchange operation, in
6727 which the previous value in memory operand is copied into the result
6728 operand, and the value operand is stored in the memory operand.
6730 For less capable targets, any value operand that is not the constant 1
6731 should be rejected with @code{FAIL}.  In this case the target may use
6732 an atomic test-and-set bit operation.  The result operand should contain
6733 1 if the bit was previously set and 0 if the bit was previously clear.
6734 The true contents of the memory operand are implementation defined.
6736 This pattern must issue any memory barrier instructions such that the
6737 pattern as a whole acts as an acquire barrier, that is all memory
6738 operations after the pattern do not occur until the lock is acquired.
6740 If this pattern is not defined, the operation will be constructed from
6741 a compare-and-swap operation, if defined.
6743 @cindex @code{sync_lock_release@var{mode}} instruction pattern
6744 @item @samp{sync_lock_release@var{mode}}
6745 This pattern, if defined, releases a lock set by
6746 @code{sync_lock_test_and_set@var{mode}}.  Operand 0 is the memory
6747 that contains the lock; operand 1 is the value to store in the lock.
6749 If the target doesn't implement full semantics for
6750 @code{sync_lock_test_and_set@var{mode}}, any value operand which is not
6751 the constant 0 should be rejected with @code{FAIL}, and the true contents
6752 of the memory operand are implementation defined.
6754 This pattern must issue any memory barrier instructions such that the
6755 pattern as a whole acts as a release barrier, that is the lock is
6756 released only after all previous memory operations have completed.
6758 If this pattern is not defined, then a @code{memory_barrier} pattern
6759 will be emitted, followed by a store of the value to the memory operand.
6761 @cindex @code{atomic_compare_and_swap@var{mode}} instruction pattern
6762 @item @samp{atomic_compare_and_swap@var{mode}} 
6763 This pattern, if defined, emits code for an atomic compare-and-swap
6764 operation with memory model semantics.  Operand 2 is the memory on which
6765 the atomic operation is performed.  Operand 0 is an output operand which
6766 is set to true or false based on whether the operation succeeded.  Operand
6767 1 is an output operand which is set to the contents of the memory before
6768 the operation was attempted.  Operand 3 is the value that is expected to
6769 be in memory.  Operand 4 is the value to put in memory if the expected
6770 value is found there.  Operand 5 is set to 1 if this compare and swap is to
6771 be treated as a weak operation.  Operand 6 is the memory model to be used
6772 if the operation is a success.  Operand 7 is the memory model to be used
6773 if the operation fails.
6775 If memory referred to in operand 2 contains the value in operand 3, then
6776 operand 4 is stored in memory pointed to by operand 2 and fencing based on
6777 the memory model in operand 6 is issued.  
6779 If memory referred to in operand 2 does not contain the value in operand 3,
6780 then fencing based on the memory model in operand 7 is issued.
6782 If a target does not support weak compare-and-swap operations, or the port
6783 elects not to implement weak operations, the argument in operand 5 can be
6784 ignored.  Note a strong implementation must be provided.
6786 If this pattern is not provided, the @code{__atomic_compare_exchange}
6787 built-in functions will utilize the legacy @code{sync_compare_and_swap}
6788 pattern with an @code{__ATOMIC_SEQ_CST} memory model.
6790 @cindex @code{atomic_load@var{mode}} instruction pattern
6791 @item @samp{atomic_load@var{mode}}
6792 This pattern implements an atomic load operation with memory model
6793 semantics.  Operand 1 is the memory address being loaded from.  Operand 0
6794 is the result of the load.  Operand 2 is the memory model to be used for
6795 the load operation.
6797 If not present, the @code{__atomic_load} built-in function will either
6798 resort to a normal load with memory barriers, or a compare-and-swap
6799 operation if a normal load would not be atomic.
6801 @cindex @code{atomic_store@var{mode}} instruction pattern
6802 @item @samp{atomic_store@var{mode}}
6803 This pattern implements an atomic store operation with memory model
6804 semantics.  Operand 0 is the memory address being stored to.  Operand 1
6805 is the value to be written.  Operand 2 is the memory model to be used for
6806 the operation.
6808 If not present, the @code{__atomic_store} built-in function will attempt to
6809 perform a normal store and surround it with any required memory fences.  If
6810 the store would not be atomic, then an @code{__atomic_exchange} is
6811 attempted with the result being ignored.
6813 @cindex @code{atomic_exchange@var{mode}} instruction pattern
6814 @item @samp{atomic_exchange@var{mode}}
6815 This pattern implements an atomic exchange operation with memory model
6816 semantics.  Operand 1 is the memory location the operation is performed on.
6817 Operand 0 is an output operand which is set to the original value contained
6818 in the memory pointed to by operand 1.  Operand 2 is the value to be
6819 stored.  Operand 3 is the memory model to be used.
6821 If this pattern is not present, the built-in function
6822 @code{__atomic_exchange} will attempt to preform the operation with a
6823 compare and swap loop.
6825 @cindex @code{atomic_add@var{mode}} instruction pattern
6826 @cindex @code{atomic_sub@var{mode}} instruction pattern
6827 @cindex @code{atomic_or@var{mode}} instruction pattern
6828 @cindex @code{atomic_and@var{mode}} instruction pattern
6829 @cindex @code{atomic_xor@var{mode}} instruction pattern
6830 @cindex @code{atomic_nand@var{mode}} instruction pattern
6831 @item @samp{atomic_add@var{mode}}, @samp{atomic_sub@var{mode}}
6832 @itemx @samp{atomic_or@var{mode}}, @samp{atomic_and@var{mode}}
6833 @itemx @samp{atomic_xor@var{mode}}, @samp{atomic_nand@var{mode}}
6834 These patterns emit code for an atomic operation on memory with memory
6835 model semantics. Operand 0 is the memory on which the atomic operation is
6836 performed.  Operand 1 is the second operand to the binary operator.
6837 Operand 2 is the memory model to be used by the operation.
6839 If these patterns are not defined, attempts will be made to use legacy
6840 @code{sync} patterns, or equivalent patterns which return a result.  If
6841 none of these are available a compare-and-swap loop will be used.
6843 @cindex @code{atomic_fetch_add@var{mode}} instruction pattern
6844 @cindex @code{atomic_fetch_sub@var{mode}} instruction pattern
6845 @cindex @code{atomic_fetch_or@var{mode}} instruction pattern
6846 @cindex @code{atomic_fetch_and@var{mode}} instruction pattern
6847 @cindex @code{atomic_fetch_xor@var{mode}} instruction pattern
6848 @cindex @code{atomic_fetch_nand@var{mode}} instruction pattern
6849 @item @samp{atomic_fetch_add@var{mode}}, @samp{atomic_fetch_sub@var{mode}}
6850 @itemx @samp{atomic_fetch_or@var{mode}}, @samp{atomic_fetch_and@var{mode}}
6851 @itemx @samp{atomic_fetch_xor@var{mode}}, @samp{atomic_fetch_nand@var{mode}}
6852 These patterns emit code for an atomic operation on memory with memory
6853 model semantics, and return the original value. Operand 0 is an output 
6854 operand which contains the value of the memory location before the 
6855 operation was performed.  Operand 1 is the memory on which the atomic 
6856 operation is performed.  Operand 2 is the second operand to the binary
6857 operator.  Operand 3 is the memory model to be used by the operation.
6859 If these patterns are not defined, attempts will be made to use legacy
6860 @code{sync} patterns.  If none of these are available a compare-and-swap
6861 loop will be used.
6863 @cindex @code{atomic_add_fetch@var{mode}} instruction pattern
6864 @cindex @code{atomic_sub_fetch@var{mode}} instruction pattern
6865 @cindex @code{atomic_or_fetch@var{mode}} instruction pattern
6866 @cindex @code{atomic_and_fetch@var{mode}} instruction pattern
6867 @cindex @code{atomic_xor_fetch@var{mode}} instruction pattern
6868 @cindex @code{atomic_nand_fetch@var{mode}} instruction pattern
6869 @item @samp{atomic_add_fetch@var{mode}}, @samp{atomic_sub_fetch@var{mode}}
6870 @itemx @samp{atomic_or_fetch@var{mode}}, @samp{atomic_and_fetch@var{mode}}
6871 @itemx @samp{atomic_xor_fetch@var{mode}}, @samp{atomic_nand_fetch@var{mode}}
6872 These patterns emit code for an atomic operation on memory with memory
6873 model semantics and return the result after the operation is performed.
6874 Operand 0 is an output operand which contains the value after the
6875 operation.  Operand 1 is the memory on which the atomic operation is
6876 performed.  Operand 2 is the second operand to the binary operator.
6877 Operand 3 is the memory model to be used by the operation.
6879 If these patterns are not defined, attempts will be made to use legacy
6880 @code{sync} patterns, or equivalent patterns which return the result before
6881 the operation followed by the arithmetic operation required to produce the
6882 result.  If none of these are available a compare-and-swap loop will be
6883 used.
6885 @cindex @code{atomic_test_and_set} instruction pattern
6886 @item @samp{atomic_test_and_set}
6887 This pattern emits code for @code{__builtin_atomic_test_and_set}.
6888 Operand 0 is an output operand which is set to true if the previous
6889 previous contents of the byte was "set", and false otherwise.  Operand 1
6890 is the @code{QImode} memory to be modified.  Operand 2 is the memory
6891 model to be used.
6893 The specific value that defines "set" is implementation defined, and
6894 is normally based on what is performed by the native atomic test and set
6895 instruction.
6897 @cindex @code{atomic_bit_test_and_set@var{mode}} instruction pattern
6898 @cindex @code{atomic_bit_test_and_complement@var{mode}} instruction pattern
6899 @cindex @code{atomic_bit_test_and_reset@var{mode}} instruction pattern
6900 @item @samp{atomic_bit_test_and_set@var{mode}}
6901 @itemx @samp{atomic_bit_test_and_complement@var{mode}}
6902 @itemx @samp{atomic_bit_test_and_reset@var{mode}}
6903 These patterns emit code for an atomic bitwise operation on memory with memory
6904 model semantics, and return the original value of the specified bit.
6905 Operand 0 is an output operand which contains the value of the specified bit
6906 from the memory location before the operation was performed.  Operand 1 is the
6907 memory on which the atomic operation is performed.  Operand 2 is the bit within
6908 the operand, starting with least significant bit.  Operand 3 is the memory model
6909 to be used by the operation.  Operand 4 is a flag - it is @code{const1_rtx}
6910 if operand 0 should contain the original value of the specified bit in the
6911 least significant bit of the operand, and @code{const0_rtx} if the bit should
6912 be in its original position in the operand.
6913 @code{atomic_bit_test_and_set@var{mode}} atomically sets the specified bit after
6914 remembering its original value, @code{atomic_bit_test_and_complement@var{mode}}
6915 inverts the specified bit and @code{atomic_bit_test_and_reset@var{mode}} clears
6916 the specified bit.
6918 If these patterns are not defined, attempts will be made to use
6919 @code{atomic_fetch_or@var{mode}}, @code{atomic_fetch_xor@var{mode}} or
6920 @code{atomic_fetch_and@var{mode}} instruction patterns, or their @code{sync}
6921 counterparts.  If none of these are available a compare-and-swap
6922 loop will be used.
6924 @cindex @code{mem_thread_fence@var{mode}} instruction pattern
6925 @item @samp{mem_thread_fence@var{mode}}
6926 This pattern emits code required to implement a thread fence with
6927 memory model semantics.  Operand 0 is the memory model to be used.
6929 If this pattern is not specified, all memory models except
6930 @code{__ATOMIC_RELAXED} will result in issuing a @code{sync_synchronize}
6931 barrier pattern.
6933 @cindex @code{mem_signal_fence@var{mode}} instruction pattern
6934 @item @samp{mem_signal_fence@var{mode}}
6935 This pattern emits code required to implement a signal fence with
6936 memory model semantics.  Operand 0 is the memory model to be used.
6938 This pattern should impact the compiler optimizers the same way that
6939 mem_signal_fence does, but it does not need to issue any barrier
6940 instructions.
6942 If this pattern is not specified, all memory models except
6943 @code{__ATOMIC_RELAXED} will result in issuing a @code{sync_synchronize}
6944 barrier pattern.
6946 @cindex @code{get_thread_pointer@var{mode}} instruction pattern
6947 @cindex @code{set_thread_pointer@var{mode}} instruction pattern
6948 @item @samp{get_thread_pointer@var{mode}}
6949 @itemx @samp{set_thread_pointer@var{mode}}
6950 These patterns emit code that reads/sets the TLS thread pointer. Currently,
6951 these are only needed if the target needs to support the
6952 @code{__builtin_thread_pointer} and @code{__builtin_set_thread_pointer}
6953 builtins.
6955 The get/set patterns have a single output/input operand respectively,
6956 with @var{mode} intended to be @code{Pmode}.
6958 @cindex @code{stack_protect_set} instruction pattern
6959 @item @samp{stack_protect_set}
6960 This pattern, if defined, moves a @code{ptr_mode} value from the memory
6961 in operand 1 to the memory in operand 0 without leaving the value in
6962 a register afterward.  This is to avoid leaking the value some place
6963 that an attacker might use to rewrite the stack guard slot after
6964 having clobbered it.
6966 If this pattern is not defined, then a plain move pattern is generated.
6968 @cindex @code{stack_protect_test} instruction pattern
6969 @item @samp{stack_protect_test}
6970 This pattern, if defined, compares a @code{ptr_mode} value from the
6971 memory in operand 1 with the memory in operand 0 without leaving the
6972 value in a register afterward and branches to operand 2 if the values
6973 were equal.
6975 If this pattern is not defined, then a plain compare pattern and
6976 conditional branch pattern is used.
6978 @cindex @code{clear_cache} instruction pattern
6979 @item @samp{clear_cache}
6980 This pattern, if defined, flushes the instruction cache for a region of
6981 memory.  The region is bounded to by the Pmode pointers in operand 0
6982 inclusive and operand 1 exclusive.
6984 If this pattern is not defined, a call to the library function
6985 @code{__clear_cache} is used.
6987 @end table
6989 @end ifset
6990 @c Each of the following nodes are wrapped in separate
6991 @c "@ifset INTERNALS" to work around memory limits for the default
6992 @c configuration in older tetex distributions.  Known to not work:
6993 @c tetex-1.0.7, known to work: tetex-2.0.2.
6994 @ifset INTERNALS
6995 @node Pattern Ordering
6996 @section When the Order of Patterns Matters
6997 @cindex Pattern Ordering
6998 @cindex Ordering of Patterns
7000 Sometimes an insn can match more than one instruction pattern.  Then the
7001 pattern that appears first in the machine description is the one used.
7002 Therefore, more specific patterns (patterns that will match fewer things)
7003 and faster instructions (those that will produce better code when they
7004 do match) should usually go first in the description.
7006 In some cases the effect of ordering the patterns can be used to hide
7007 a pattern when it is not valid.  For example, the 68000 has an
7008 instruction for converting a fullword to floating point and another
7009 for converting a byte to floating point.  An instruction converting
7010 an integer to floating point could match either one.  We put the
7011 pattern to convert the fullword first to make sure that one will
7012 be used rather than the other.  (Otherwise a large integer might
7013 be generated as a single-byte immediate quantity, which would not work.)
7014 Instead of using this pattern ordering it would be possible to make the
7015 pattern for convert-a-byte smart enough to deal properly with any
7016 constant value.
7018 @end ifset
7019 @ifset INTERNALS
7020 @node Dependent Patterns
7021 @section Interdependence of Patterns
7022 @cindex Dependent Patterns
7023 @cindex Interdependence of Patterns
7025 In some cases machines support instructions identical except for the
7026 machine mode of one or more operands.  For example, there may be
7027 ``sign-extend halfword'' and ``sign-extend byte'' instructions whose
7028 patterns are
7030 @smallexample
7031 (set (match_operand:SI 0 @dots{})
7032      (extend:SI (match_operand:HI 1 @dots{})))
7034 (set (match_operand:SI 0 @dots{})
7035      (extend:SI (match_operand:QI 1 @dots{})))
7036 @end smallexample
7038 @noindent
7039 Constant integers do not specify a machine mode, so an instruction to
7040 extend a constant value could match either pattern.  The pattern it
7041 actually will match is the one that appears first in the file.  For correct
7042 results, this must be the one for the widest possible mode (@code{HImode},
7043 here).  If the pattern matches the @code{QImode} instruction, the results
7044 will be incorrect if the constant value does not actually fit that mode.
7046 Such instructions to extend constants are rarely generated because they are
7047 optimized away, but they do occasionally happen in nonoptimized
7048 compilations.
7050 If a constraint in a pattern allows a constant, the reload pass may
7051 replace a register with a constant permitted by the constraint in some
7052 cases.  Similarly for memory references.  Because of this substitution,
7053 you should not provide separate patterns for increment and decrement
7054 instructions.  Instead, they should be generated from the same pattern
7055 that supports register-register add insns by examining the operands and
7056 generating the appropriate machine instruction.
7058 @end ifset
7059 @ifset INTERNALS
7060 @node Jump Patterns
7061 @section Defining Jump Instruction Patterns
7062 @cindex jump instruction patterns
7063 @cindex defining jump instruction patterns
7065 GCC does not assume anything about how the machine realizes jumps.
7066 The machine description should define a single pattern, usually
7067 a @code{define_expand}, which expands to all the required insns.
7069 Usually, this would be a comparison insn to set the condition code
7070 and a separate branch insn testing the condition code and branching
7071 or not according to its value.  For many machines, however,
7072 separating compares and branches is limiting, which is why the
7073 more flexible approach with one @code{define_expand} is used in GCC.
7074 The machine description becomes clearer for architectures that
7075 have compare-and-branch instructions but no condition code.  It also
7076 works better when different sets of comparison operators are supported
7077 by different kinds of conditional branches (e.g. integer vs. floating-point),
7078 or by conditional branches with respect to conditional stores.
7080 Two separate insns are always used if the machine description represents
7081 a condition code register using the legacy RTL expression @code{(cc0)},
7082 and on most machines that use a separate condition code register
7083 (@pxref{Condition Code}).  For machines that use @code{(cc0)}, in
7084 fact, the set and use of the condition code must be separate and
7085 adjacent@footnote{@code{note} insns can separate them, though.}, thus
7086 allowing flags in @code{cc_status} to be used (@pxref{Condition Code}) and
7087 so that the comparison and branch insns could be located from each other
7088 by using the functions @code{prev_cc0_setter} and @code{next_cc0_user}.
7090 Even in this case having a single entry point for conditional branches
7091 is advantageous, because it handles equally well the case where a single
7092 comparison instruction records the results of both signed and unsigned
7093 comparison of the given operands (with the branch insns coming in distinct
7094 signed and unsigned flavors) as in the x86 or SPARC, and the case where
7095 there are distinct signed and unsigned compare instructions and only
7096 one set of conditional branch instructions as in the PowerPC.
7098 @end ifset
7099 @ifset INTERNALS
7100 @node Looping Patterns
7101 @section Defining Looping Instruction Patterns
7102 @cindex looping instruction patterns
7103 @cindex defining looping instruction patterns
7105 Some machines have special jump instructions that can be utilized to
7106 make loops more efficient.  A common example is the 68000 @samp{dbra}
7107 instruction which performs a decrement of a register and a branch if the
7108 result was greater than zero.  Other machines, in particular digital
7109 signal processors (DSPs), have special block repeat instructions to
7110 provide low-overhead loop support.  For example, the TI TMS320C3x/C4x
7111 DSPs have a block repeat instruction that loads special registers to
7112 mark the top and end of a loop and to count the number of loop
7113 iterations.  This avoids the need for fetching and executing a
7114 @samp{dbra}-like instruction and avoids pipeline stalls associated with
7115 the jump.
7117 GCC has three special named patterns to support low overhead looping.
7118 They are @samp{decrement_and_branch_until_zero}, @samp{doloop_begin},
7119 and @samp{doloop_end}.  The first pattern,
7120 @samp{decrement_and_branch_until_zero}, is not emitted during RTL
7121 generation but may be emitted during the instruction combination phase.
7122 This requires the assistance of the loop optimizer, using information
7123 collected during strength reduction, to reverse a loop to count down to
7124 zero.  Some targets also require the loop optimizer to add a
7125 @code{REG_NONNEG} note to indicate that the iteration count is always
7126 positive.  This is needed if the target performs a signed loop
7127 termination test.  For example, the 68000 uses a pattern similar to the
7128 following for its @code{dbra} instruction:
7130 @smallexample
7131 @group
7132 (define_insn "decrement_and_branch_until_zero"
7133   [(set (pc)
7134         (if_then_else
7135           (ge (plus:SI (match_operand:SI 0 "general_operand" "+d*am")
7136                        (const_int -1))
7137               (const_int 0))
7138           (label_ref (match_operand 1 "" ""))
7139           (pc)))
7140    (set (match_dup 0)
7141         (plus:SI (match_dup 0)
7142                  (const_int -1)))]
7143   "find_reg_note (insn, REG_NONNEG, 0)"
7144   "@dots{}")
7145 @end group
7146 @end smallexample
7148 Note that since the insn is both a jump insn and has an output, it must
7149 deal with its own reloads, hence the `m' constraints.  Also note that
7150 since this insn is generated by the instruction combination phase
7151 combining two sequential insns together into an implicit parallel insn,
7152 the iteration counter needs to be biased by the same amount as the
7153 decrement operation, in this case @minus{}1.  Note that the following similar
7154 pattern will not be matched by the combiner.
7156 @smallexample
7157 @group
7158 (define_insn "decrement_and_branch_until_zero"
7159   [(set (pc)
7160         (if_then_else
7161           (ge (match_operand:SI 0 "general_operand" "+d*am")
7162               (const_int 1))
7163           (label_ref (match_operand 1 "" ""))
7164           (pc)))
7165    (set (match_dup 0)
7166         (plus:SI (match_dup 0)
7167                  (const_int -1)))]
7168   "find_reg_note (insn, REG_NONNEG, 0)"
7169   "@dots{}")
7170 @end group
7171 @end smallexample
7173 The other two special looping patterns, @samp{doloop_begin} and
7174 @samp{doloop_end}, are emitted by the loop optimizer for certain
7175 well-behaved loops with a finite number of loop iterations using
7176 information collected during strength reduction.
7178 The @samp{doloop_end} pattern describes the actual looping instruction
7179 (or the implicit looping operation) and the @samp{doloop_begin} pattern
7180 is an optional companion pattern that can be used for initialization
7181 needed for some low-overhead looping instructions.
7183 Note that some machines require the actual looping instruction to be
7184 emitted at the top of the loop (e.g., the TMS320C3x/C4x DSPs).  Emitting
7185 the true RTL for a looping instruction at the top of the loop can cause
7186 problems with flow analysis.  So instead, a dummy @code{doloop} insn is
7187 emitted at the end of the loop.  The machine dependent reorg pass checks
7188 for the presence of this @code{doloop} insn and then searches back to
7189 the top of the loop, where it inserts the true looping insn (provided
7190 there are no instructions in the loop which would cause problems).  Any
7191 additional labels can be emitted at this point.  In addition, if the
7192 desired special iteration counter register was not allocated, this
7193 machine dependent reorg pass could emit a traditional compare and jump
7194 instruction pair.
7196 The essential difference between the
7197 @samp{decrement_and_branch_until_zero} and the @samp{doloop_end}
7198 patterns is that the loop optimizer allocates an additional pseudo
7199 register for the latter as an iteration counter.  This pseudo register
7200 cannot be used within the loop (i.e., general induction variables cannot
7201 be derived from it), however, in many cases the loop induction variable
7202 may become redundant and removed by the flow pass.
7205 @end ifset
7206 @ifset INTERNALS
7207 @node Insn Canonicalizations
7208 @section Canonicalization of Instructions
7209 @cindex canonicalization of instructions
7210 @cindex insn canonicalization
7212 There are often cases where multiple RTL expressions could represent an
7213 operation performed by a single machine instruction.  This situation is
7214 most commonly encountered with logical, branch, and multiply-accumulate
7215 instructions.  In such cases, the compiler attempts to convert these
7216 multiple RTL expressions into a single canonical form to reduce the
7217 number of insn patterns required.
7219 In addition to algebraic simplifications, following canonicalizations
7220 are performed:
7222 @itemize @bullet
7223 @item
7224 For commutative and comparison operators, a constant is always made the
7225 second operand.  If a machine only supports a constant as the second
7226 operand, only patterns that match a constant in the second operand need
7227 be supplied.
7229 @item
7230 For associative operators, a sequence of operators will always chain
7231 to the left; for instance, only the left operand of an integer @code{plus}
7232 can itself be a @code{plus}.  @code{and}, @code{ior}, @code{xor},
7233 @code{plus}, @code{mult}, @code{smin}, @code{smax}, @code{umin}, and
7234 @code{umax} are associative when applied to integers, and sometimes to
7235 floating-point.
7237 @item
7238 @cindex @code{neg}, canonicalization of
7239 @cindex @code{not}, canonicalization of
7240 @cindex @code{mult}, canonicalization of
7241 @cindex @code{plus}, canonicalization of
7242 @cindex @code{minus}, canonicalization of
7243 For these operators, if only one operand is a @code{neg}, @code{not},
7244 @code{mult}, @code{plus}, or @code{minus} expression, it will be the
7245 first operand.
7247 @item
7248 In combinations of @code{neg}, @code{mult}, @code{plus}, and
7249 @code{minus}, the @code{neg} operations (if any) will be moved inside
7250 the operations as far as possible.  For instance,
7251 @code{(neg (mult A B))} is canonicalized as @code{(mult (neg A) B)}, but
7252 @code{(plus (mult (neg B) C) A)} is canonicalized as
7253 @code{(minus A (mult B C))}.
7255 @cindex @code{compare}, canonicalization of
7256 @item
7257 For the @code{compare} operator, a constant is always the second operand
7258 if the first argument is a condition code register or @code{(cc0)}.
7260 @item
7261 For instructions that inherently set a condition code register, the
7262 @code{compare} operator is always written as the first RTL expression of
7263 the @code{parallel} instruction pattern.  For example,
7265 @smallexample
7266 (define_insn ""
7267   [(set (reg:CCZ FLAGS_REG)
7268         (compare:CCZ
7269           (plus:SI
7270             (match_operand:SI 1 "register_operand" "%r")
7271             (match_operand:SI 2 "register_operand" "r"))
7272           (const_int 0)))
7273    (set (match_operand:SI 0 "register_operand" "=r")
7274         (plus:SI (match_dup 1) (match_dup 2)))]
7275   ""
7276   "addl %0, %1, %2")
7277 @end smallexample
7279 @item
7280 An operand of @code{neg}, @code{not}, @code{mult}, @code{plus}, or
7281 @code{minus} is made the first operand under the same conditions as
7282 above.
7284 @item
7285 @code{(ltu (plus @var{a} @var{b}) @var{b})} is converted to
7286 @code{(ltu (plus @var{a} @var{b}) @var{a})}. Likewise with @code{geu} instead
7287 of @code{ltu}.
7289 @item
7290 @code{(minus @var{x} (const_int @var{n}))} is converted to
7291 @code{(plus @var{x} (const_int @var{-n}))}.
7293 @item
7294 Within address computations (i.e., inside @code{mem}), a left shift is
7295 converted into the appropriate multiplication by a power of two.
7297 @cindex @code{ior}, canonicalization of
7298 @cindex @code{and}, canonicalization of
7299 @cindex De Morgan's law
7300 @item
7301 De Morgan's Law is used to move bitwise negation inside a bitwise
7302 logical-and or logical-or operation.  If this results in only one
7303 operand being a @code{not} expression, it will be the first one.
7305 A machine that has an instruction that performs a bitwise logical-and of one
7306 operand with the bitwise negation of the other should specify the pattern
7307 for that instruction as
7309 @smallexample
7310 (define_insn ""
7311   [(set (match_operand:@var{m} 0 @dots{})
7312         (and:@var{m} (not:@var{m} (match_operand:@var{m} 1 @dots{}))
7313                      (match_operand:@var{m} 2 @dots{})))]
7314   "@dots{}"
7315   "@dots{}")
7316 @end smallexample
7318 @noindent
7319 Similarly, a pattern for a ``NAND'' instruction should be written
7321 @smallexample
7322 (define_insn ""
7323   [(set (match_operand:@var{m} 0 @dots{})
7324         (ior:@var{m} (not:@var{m} (match_operand:@var{m} 1 @dots{}))
7325                      (not:@var{m} (match_operand:@var{m} 2 @dots{}))))]
7326   "@dots{}"
7327   "@dots{}")
7328 @end smallexample
7330 In both cases, it is not necessary to include patterns for the many
7331 logically equivalent RTL expressions.
7333 @cindex @code{xor}, canonicalization of
7334 @item
7335 The only possible RTL expressions involving both bitwise exclusive-or
7336 and bitwise negation are @code{(xor:@var{m} @var{x} @var{y})}
7337 and @code{(not:@var{m} (xor:@var{m} @var{x} @var{y}))}.
7339 @item
7340 The sum of three items, one of which is a constant, will only appear in
7341 the form
7343 @smallexample
7344 (plus:@var{m} (plus:@var{m} @var{x} @var{y}) @var{constant})
7345 @end smallexample
7347 @cindex @code{zero_extract}, canonicalization of
7348 @cindex @code{sign_extract}, canonicalization of
7349 @item
7350 Equality comparisons of a group of bits (usually a single bit) with zero
7351 will be written using @code{zero_extract} rather than the equivalent
7352 @code{and} or @code{sign_extract} operations.
7354 @cindex @code{mult}, canonicalization of
7355 @item
7356 @code{(sign_extend:@var{m1} (mult:@var{m2} (sign_extend:@var{m2} @var{x})
7357 (sign_extend:@var{m2} @var{y})))} is converted to @code{(mult:@var{m1}
7358 (sign_extend:@var{m1} @var{x}) (sign_extend:@var{m1} @var{y}))}, and likewise
7359 for @code{zero_extend}.
7361 @item
7362 @code{(sign_extend:@var{m1} (mult:@var{m2} (ashiftrt:@var{m2}
7363 @var{x} @var{s}) (sign_extend:@var{m2} @var{y})))} is converted
7364 to @code{(mult:@var{m1} (sign_extend:@var{m1} (ashiftrt:@var{m2}
7365 @var{x} @var{s})) (sign_extend:@var{m1} @var{y}))}, and likewise for
7366 patterns using @code{zero_extend} and @code{lshiftrt}.  If the second
7367 operand of @code{mult} is also a shift, then that is extended also.
7368 This transformation is only applied when it can be proven that the
7369 original operation had sufficient precision to prevent overflow.
7371 @end itemize
7373 Further canonicalization rules are defined in the function
7374 @code{commutative_operand_precedence} in @file{gcc/rtlanal.c}.
7376 @end ifset
7377 @ifset INTERNALS
7378 @node Expander Definitions
7379 @section Defining RTL Sequences for Code Generation
7380 @cindex expander definitions
7381 @cindex code generation RTL sequences
7382 @cindex defining RTL sequences for code generation
7384 On some target machines, some standard pattern names for RTL generation
7385 cannot be handled with single insn, but a sequence of RTL insns can
7386 represent them.  For these target machines, you can write a
7387 @code{define_expand} to specify how to generate the sequence of RTL@.
7389 @findex define_expand
7390 A @code{define_expand} is an RTL expression that looks almost like a
7391 @code{define_insn}; but, unlike the latter, a @code{define_expand} is used
7392 only for RTL generation and it can produce more than one RTL insn.
7394 A @code{define_expand} RTX has four operands:
7396 @itemize @bullet
7397 @item
7398 The name.  Each @code{define_expand} must have a name, since the only
7399 use for it is to refer to it by name.
7401 @item
7402 The RTL template.  This is a vector of RTL expressions representing
7403 a sequence of separate instructions.  Unlike @code{define_insn}, there
7404 is no implicit surrounding @code{PARALLEL}.
7406 @item
7407 The condition, a string containing a C expression.  This expression is
7408 used to express how the availability of this pattern depends on
7409 subclasses of target machine, selected by command-line options when GCC
7410 is run.  This is just like the condition of a @code{define_insn} that
7411 has a standard name.  Therefore, the condition (if present) may not
7412 depend on the data in the insn being matched, but only the
7413 target-machine-type flags.  The compiler needs to test these conditions
7414 during initialization in order to learn exactly which named instructions
7415 are available in a particular run.
7417 @item
7418 The preparation statements, a string containing zero or more C
7419 statements which are to be executed before RTL code is generated from
7420 the RTL template.
7422 Usually these statements prepare temporary registers for use as
7423 internal operands in the RTL template, but they can also generate RTL
7424 insns directly by calling routines such as @code{emit_insn}, etc.
7425 Any such insns precede the ones that come from the RTL template.
7427 @item
7428 Optionally, a vector containing the values of attributes. @xref{Insn
7429 Attributes}.
7430 @end itemize
7432 Every RTL insn emitted by a @code{define_expand} must match some
7433 @code{define_insn} in the machine description.  Otherwise, the compiler
7434 will crash when trying to generate code for the insn or trying to optimize
7437 The RTL template, in addition to controlling generation of RTL insns,
7438 also describes the operands that need to be specified when this pattern
7439 is used.  In particular, it gives a predicate for each operand.
7441 A true operand, which needs to be specified in order to generate RTL from
7442 the pattern, should be described with a @code{match_operand} in its first
7443 occurrence in the RTL template.  This enters information on the operand's
7444 predicate into the tables that record such things.  GCC uses the
7445 information to preload the operand into a register if that is required for
7446 valid RTL code.  If the operand is referred to more than once, subsequent
7447 references should use @code{match_dup}.
7449 The RTL template may also refer to internal ``operands'' which are
7450 temporary registers or labels used only within the sequence made by the
7451 @code{define_expand}.  Internal operands are substituted into the RTL
7452 template with @code{match_dup}, never with @code{match_operand}.  The
7453 values of the internal operands are not passed in as arguments by the
7454 compiler when it requests use of this pattern.  Instead, they are computed
7455 within the pattern, in the preparation statements.  These statements
7456 compute the values and store them into the appropriate elements of
7457 @code{operands} so that @code{match_dup} can find them.
7459 There are two special macros defined for use in the preparation statements:
7460 @code{DONE} and @code{FAIL}.  Use them with a following semicolon,
7461 as a statement.
7463 @table @code
7465 @findex DONE
7466 @item DONE
7467 Use the @code{DONE} macro to end RTL generation for the pattern.  The
7468 only RTL insns resulting from the pattern on this occasion will be
7469 those already emitted by explicit calls to @code{emit_insn} within the
7470 preparation statements; the RTL template will not be generated.
7472 @findex FAIL
7473 @item FAIL
7474 Make the pattern fail on this occasion.  When a pattern fails, it means
7475 that the pattern was not truly available.  The calling routines in the
7476 compiler will try other strategies for code generation using other patterns.
7478 Failure is currently supported only for binary (addition, multiplication,
7479 shifting, etc.) and bit-field (@code{extv}, @code{extzv}, and @code{insv})
7480 operations.
7481 @end table
7483 If the preparation falls through (invokes neither @code{DONE} nor
7484 @code{FAIL}), then the @code{define_expand} acts like a
7485 @code{define_insn} in that the RTL template is used to generate the
7486 insn.
7488 The RTL template is not used for matching, only for generating the
7489 initial insn list.  If the preparation statement always invokes
7490 @code{DONE} or @code{FAIL}, the RTL template may be reduced to a simple
7491 list of operands, such as this example:
7493 @smallexample
7494 @group
7495 (define_expand "addsi3"
7496   [(match_operand:SI 0 "register_operand" "")
7497    (match_operand:SI 1 "register_operand" "")
7498    (match_operand:SI 2 "register_operand" "")]
7499 @end group
7500 @group
7501   ""
7502   "
7504   handle_add (operands[0], operands[1], operands[2]);
7505   DONE;
7506 @}")
7507 @end group
7508 @end smallexample
7510 Here is an example, the definition of left-shift for the SPUR chip:
7512 @smallexample
7513 @group
7514 (define_expand "ashlsi3"
7515   [(set (match_operand:SI 0 "register_operand" "")
7516         (ashift:SI
7517 @end group
7518 @group
7519           (match_operand:SI 1 "register_operand" "")
7520           (match_operand:SI 2 "nonmemory_operand" "")))]
7521   ""
7522   "
7523 @end group
7524 @end smallexample
7526 @smallexample
7527 @group
7529   if (GET_CODE (operands[2]) != CONST_INT
7530       || (unsigned) INTVAL (operands[2]) > 3)
7531     FAIL;
7532 @}")
7533 @end group
7534 @end smallexample
7536 @noindent
7537 This example uses @code{define_expand} so that it can generate an RTL insn
7538 for shifting when the shift-count is in the supported range of 0 to 3 but
7539 fail in other cases where machine insns aren't available.  When it fails,
7540 the compiler tries another strategy using different patterns (such as, a
7541 library call).
7543 If the compiler were able to handle nontrivial condition-strings in
7544 patterns with names, then it would be possible to use a
7545 @code{define_insn} in that case.  Here is another case (zero-extension
7546 on the 68000) which makes more use of the power of @code{define_expand}:
7548 @smallexample
7549 (define_expand "zero_extendhisi2"
7550   [(set (match_operand:SI 0 "general_operand" "")
7551         (const_int 0))
7552    (set (strict_low_part
7553           (subreg:HI
7554             (match_dup 0)
7555             0))
7556         (match_operand:HI 1 "general_operand" ""))]
7557   ""
7558   "operands[1] = make_safe_from (operands[1], operands[0]);")
7559 @end smallexample
7561 @noindent
7562 @findex make_safe_from
7563 Here two RTL insns are generated, one to clear the entire output operand
7564 and the other to copy the input operand into its low half.  This sequence
7565 is incorrect if the input operand refers to [the old value of] the output
7566 operand, so the preparation statement makes sure this isn't so.  The
7567 function @code{make_safe_from} copies the @code{operands[1]} into a
7568 temporary register if it refers to @code{operands[0]}.  It does this
7569 by emitting another RTL insn.
7571 Finally, a third example shows the use of an internal operand.
7572 Zero-extension on the SPUR chip is done by @code{and}-ing the result
7573 against a halfword mask.  But this mask cannot be represented by a
7574 @code{const_int} because the constant value is too large to be legitimate
7575 on this machine.  So it must be copied into a register with
7576 @code{force_reg} and then the register used in the @code{and}.
7578 @smallexample
7579 (define_expand "zero_extendhisi2"
7580   [(set (match_operand:SI 0 "register_operand" "")
7581         (and:SI (subreg:SI
7582                   (match_operand:HI 1 "register_operand" "")
7583                   0)
7584                 (match_dup 2)))]
7585   ""
7586   "operands[2]
7587      = force_reg (SImode, GEN_INT (65535)); ")
7588 @end smallexample
7590 @emph{Note:} If the @code{define_expand} is used to serve a
7591 standard binary or unary arithmetic operation or a bit-field operation,
7592 then the last insn it generates must not be a @code{code_label},
7593 @code{barrier} or @code{note}.  It must be an @code{insn},
7594 @code{jump_insn} or @code{call_insn}.  If you don't need a real insn
7595 at the end, emit an insn to copy the result of the operation into
7596 itself.  Such an insn will generate no code, but it can avoid problems
7597 in the compiler.
7599 @end ifset
7600 @ifset INTERNALS
7601 @node Insn Splitting
7602 @section Defining How to Split Instructions
7603 @cindex insn splitting
7604 @cindex instruction splitting
7605 @cindex splitting instructions
7607 There are two cases where you should specify how to split a pattern
7608 into multiple insns.  On machines that have instructions requiring
7609 delay slots (@pxref{Delay Slots}) or that have instructions whose
7610 output is not available for multiple cycles (@pxref{Processor pipeline
7611 description}), the compiler phases that optimize these cases need to
7612 be able to move insns into one-instruction delay slots.  However, some
7613 insns may generate more than one machine instruction.  These insns
7614 cannot be placed into a delay slot.
7616 Often you can rewrite the single insn as a list of individual insns,
7617 each corresponding to one machine instruction.  The disadvantage of
7618 doing so is that it will cause the compilation to be slower and require
7619 more space.  If the resulting insns are too complex, it may also
7620 suppress some optimizations.  The compiler splits the insn if there is a
7621 reason to believe that it might improve instruction or delay slot
7622 scheduling.
7624 The insn combiner phase also splits putative insns.  If three insns are
7625 merged into one insn with a complex expression that cannot be matched by
7626 some @code{define_insn} pattern, the combiner phase attempts to split
7627 the complex pattern into two insns that are recognized.  Usually it can
7628 break the complex pattern into two patterns by splitting out some
7629 subexpression.  However, in some other cases, such as performing an
7630 addition of a large constant in two insns on a RISC machine, the way to
7631 split the addition into two insns is machine-dependent.
7633 @findex define_split
7634 The @code{define_split} definition tells the compiler how to split a
7635 complex insn into several simpler insns.  It looks like this:
7637 @smallexample
7638 (define_split
7639   [@var{insn-pattern}]
7640   "@var{condition}"
7641   [@var{new-insn-pattern-1}
7642    @var{new-insn-pattern-2}
7643    @dots{}]
7644   "@var{preparation-statements}")
7645 @end smallexample
7647 @var{insn-pattern} is a pattern that needs to be split and
7648 @var{condition} is the final condition to be tested, as in a
7649 @code{define_insn}.  When an insn matching @var{insn-pattern} and
7650 satisfying @var{condition} is found, it is replaced in the insn list
7651 with the insns given by @var{new-insn-pattern-1},
7652 @var{new-insn-pattern-2}, etc.
7654 The @var{preparation-statements} are similar to those statements that
7655 are specified for @code{define_expand} (@pxref{Expander Definitions})
7656 and are executed before the new RTL is generated to prepare for the
7657 generated code or emit some insns whose pattern is not fixed.  Unlike
7658 those in @code{define_expand}, however, these statements must not
7659 generate any new pseudo-registers.  Once reload has completed, they also
7660 must not allocate any space in the stack frame.
7662 Patterns are matched against @var{insn-pattern} in two different
7663 circumstances.  If an insn needs to be split for delay slot scheduling
7664 or insn scheduling, the insn is already known to be valid, which means
7665 that it must have been matched by some @code{define_insn} and, if
7666 @code{reload_completed} is nonzero, is known to satisfy the constraints
7667 of that @code{define_insn}.  In that case, the new insn patterns must
7668 also be insns that are matched by some @code{define_insn} and, if
7669 @code{reload_completed} is nonzero, must also satisfy the constraints
7670 of those definitions.
7672 As an example of this usage of @code{define_split}, consider the following
7673 example from @file{a29k.md}, which splits a @code{sign_extend} from
7674 @code{HImode} to @code{SImode} into a pair of shift insns:
7676 @smallexample
7677 (define_split
7678   [(set (match_operand:SI 0 "gen_reg_operand" "")
7679         (sign_extend:SI (match_operand:HI 1 "gen_reg_operand" "")))]
7680   ""
7681   [(set (match_dup 0)
7682         (ashift:SI (match_dup 1)
7683                    (const_int 16)))
7684    (set (match_dup 0)
7685         (ashiftrt:SI (match_dup 0)
7686                      (const_int 16)))]
7687   "
7688 @{ operands[1] = gen_lowpart (SImode, operands[1]); @}")
7689 @end smallexample
7691 When the combiner phase tries to split an insn pattern, it is always the
7692 case that the pattern is @emph{not} matched by any @code{define_insn}.
7693 The combiner pass first tries to split a single @code{set} expression
7694 and then the same @code{set} expression inside a @code{parallel}, but
7695 followed by a @code{clobber} of a pseudo-reg to use as a scratch
7696 register.  In these cases, the combiner expects exactly two new insn
7697 patterns to be generated.  It will verify that these patterns match some
7698 @code{define_insn} definitions, so you need not do this test in the
7699 @code{define_split} (of course, there is no point in writing a
7700 @code{define_split} that will never produce insns that match).
7702 Here is an example of this use of @code{define_split}, taken from
7703 @file{rs6000.md}:
7705 @smallexample
7706 (define_split
7707   [(set (match_operand:SI 0 "gen_reg_operand" "")
7708         (plus:SI (match_operand:SI 1 "gen_reg_operand" "")
7709                  (match_operand:SI 2 "non_add_cint_operand" "")))]
7710   ""
7711   [(set (match_dup 0) (plus:SI (match_dup 1) (match_dup 3)))
7712    (set (match_dup 0) (plus:SI (match_dup 0) (match_dup 4)))]
7715   int low = INTVAL (operands[2]) & 0xffff;
7716   int high = (unsigned) INTVAL (operands[2]) >> 16;
7718   if (low & 0x8000)
7719     high++, low |= 0xffff0000;
7721   operands[3] = GEN_INT (high << 16);
7722   operands[4] = GEN_INT (low);
7723 @}")
7724 @end smallexample
7726 Here the predicate @code{non_add_cint_operand} matches any
7727 @code{const_int} that is @emph{not} a valid operand of a single add
7728 insn.  The add with the smaller displacement is written so that it
7729 can be substituted into the address of a subsequent operation.
7731 An example that uses a scratch register, from the same file, generates
7732 an equality comparison of a register and a large constant:
7734 @smallexample
7735 (define_split
7736   [(set (match_operand:CC 0 "cc_reg_operand" "")
7737         (compare:CC (match_operand:SI 1 "gen_reg_operand" "")
7738                     (match_operand:SI 2 "non_short_cint_operand" "")))
7739    (clobber (match_operand:SI 3 "gen_reg_operand" ""))]
7740   "find_single_use (operands[0], insn, 0)
7741    && (GET_CODE (*find_single_use (operands[0], insn, 0)) == EQ
7742        || GET_CODE (*find_single_use (operands[0], insn, 0)) == NE)"
7743   [(set (match_dup 3) (xor:SI (match_dup 1) (match_dup 4)))
7744    (set (match_dup 0) (compare:CC (match_dup 3) (match_dup 5)))]
7745   "
7747   /* @r{Get the constant we are comparing against, C, and see what it
7748      looks like sign-extended to 16 bits.  Then see what constant
7749      could be XOR'ed with C to get the sign-extended value.}  */
7751   int c = INTVAL (operands[2]);
7752   int sextc = (c << 16) >> 16;
7753   int xorv = c ^ sextc;
7755   operands[4] = GEN_INT (xorv);
7756   operands[5] = GEN_INT (sextc);
7757 @}")
7758 @end smallexample
7760 To avoid confusion, don't write a single @code{define_split} that
7761 accepts some insns that match some @code{define_insn} as well as some
7762 insns that don't.  Instead, write two separate @code{define_split}
7763 definitions, one for the insns that are valid and one for the insns that
7764 are not valid.
7766 The splitter is allowed to split jump instructions into sequence of
7767 jumps or create new jumps in while splitting non-jump instructions.  As
7768 the central flowgraph and branch prediction information needs to be updated,
7769 several restriction apply.
7771 Splitting of jump instruction into sequence that over by another jump
7772 instruction is always valid, as compiler expect identical behavior of new
7773 jump.  When new sequence contains multiple jump instructions or new labels,
7774 more assistance is needed.  Splitter is required to create only unconditional
7775 jumps, or simple conditional jump instructions.  Additionally it must attach a
7776 @code{REG_BR_PROB} note to each conditional jump.  A global variable
7777 @code{split_branch_probability} holds the probability of the original branch in case
7778 it was a simple conditional jump, @minus{}1 otherwise.  To simplify
7779 recomputing of edge frequencies, the new sequence is required to have only
7780 forward jumps to the newly created labels.
7782 @findex define_insn_and_split
7783 For the common case where the pattern of a define_split exactly matches the
7784 pattern of a define_insn, use @code{define_insn_and_split}.  It looks like
7785 this:
7787 @smallexample
7788 (define_insn_and_split
7789   [@var{insn-pattern}]
7790   "@var{condition}"
7791   "@var{output-template}"
7792   "@var{split-condition}"
7793   [@var{new-insn-pattern-1}
7794    @var{new-insn-pattern-2}
7795    @dots{}]
7796   "@var{preparation-statements}"
7797   [@var{insn-attributes}])
7799 @end smallexample
7801 @var{insn-pattern}, @var{condition}, @var{output-template}, and
7802 @var{insn-attributes} are used as in @code{define_insn}.  The
7803 @var{new-insn-pattern} vector and the @var{preparation-statements} are used as
7804 in a @code{define_split}.  The @var{split-condition} is also used as in
7805 @code{define_split}, with the additional behavior that if the condition starts
7806 with @samp{&&}, the condition used for the split will be the constructed as a
7807 logical ``and'' of the split condition with the insn condition.  For example,
7808 from i386.md:
7810 @smallexample
7811 (define_insn_and_split "zero_extendhisi2_and"
7812   [(set (match_operand:SI 0 "register_operand" "=r")
7813      (zero_extend:SI (match_operand:HI 1 "register_operand" "0")))
7814    (clobber (reg:CC 17))]
7815   "TARGET_ZERO_EXTEND_WITH_AND && !optimize_size"
7816   "#"
7817   "&& reload_completed"
7818   [(parallel [(set (match_dup 0)
7819                    (and:SI (match_dup 0) (const_int 65535)))
7820               (clobber (reg:CC 17))])]
7821   ""
7822   [(set_attr "type" "alu1")])
7824 @end smallexample
7826 In this case, the actual split condition will be
7827 @samp{TARGET_ZERO_EXTEND_WITH_AND && !optimize_size && reload_completed}.
7829 The @code{define_insn_and_split} construction provides exactly the same
7830 functionality as two separate @code{define_insn} and @code{define_split}
7831 patterns.  It exists for compactness, and as a maintenance tool to prevent
7832 having to ensure the two patterns' templates match.
7834 @end ifset
7835 @ifset INTERNALS
7836 @node Including Patterns
7837 @section Including Patterns in Machine Descriptions.
7838 @cindex insn includes
7840 @findex include
7841 The @code{include} pattern tells the compiler tools where to
7842 look for patterns that are in files other than in the file
7843 @file{.md}.  This is used only at build time and there is no preprocessing allowed.
7845 It looks like:
7847 @smallexample
7849 (include
7850   @var{pathname})
7851 @end smallexample
7853 For example:
7855 @smallexample
7857 (include "filestuff")
7859 @end smallexample
7861 Where @var{pathname} is a string that specifies the location of the file,
7862 specifies the include file to be in @file{gcc/config/target/filestuff}.  The
7863 directory @file{gcc/config/target} is regarded as the default directory.
7866 Machine descriptions may be split up into smaller more manageable subsections
7867 and placed into subdirectories.
7869 By specifying:
7871 @smallexample
7873 (include "BOGUS/filestuff")
7875 @end smallexample
7877 the include file is specified to be in @file{gcc/config/@var{target}/BOGUS/filestuff}.
7879 Specifying an absolute path for the include file such as;
7880 @smallexample
7882 (include "/u2/BOGUS/filestuff")
7884 @end smallexample
7885 is permitted but is not encouraged.
7887 @subsection RTL Generation Tool Options for Directory Search
7888 @cindex directory options .md
7889 @cindex options, directory search
7890 @cindex search options
7892 The @option{-I@var{dir}} option specifies directories to search for machine descriptions.
7893 For example:
7895 @smallexample
7897 genrecog -I/p1/abc/proc1 -I/p2/abcd/pro2 target.md
7899 @end smallexample
7902 Add the directory @var{dir} to the head of the list of directories to be
7903 searched for header files.  This can be used to override a system machine definition
7904 file, substituting your own version, since these directories are
7905 searched before the default machine description file directories.  If you use more than
7906 one @option{-I} option, the directories are scanned in left-to-right
7907 order; the standard default directory come after.
7910 @end ifset
7911 @ifset INTERNALS
7912 @node Peephole Definitions
7913 @section Machine-Specific Peephole Optimizers
7914 @cindex peephole optimizer definitions
7915 @cindex defining peephole optimizers
7917 In addition to instruction patterns the @file{md} file may contain
7918 definitions of machine-specific peephole optimizations.
7920 The combiner does not notice certain peephole optimizations when the data
7921 flow in the program does not suggest that it should try them.  For example,
7922 sometimes two consecutive insns related in purpose can be combined even
7923 though the second one does not appear to use a register computed in the
7924 first one.  A machine-specific peephole optimizer can detect such
7925 opportunities.
7927 There are two forms of peephole definitions that may be used.  The
7928 original @code{define_peephole} is run at assembly output time to
7929 match insns and substitute assembly text.  Use of @code{define_peephole}
7930 is deprecated.
7932 A newer @code{define_peephole2} matches insns and substitutes new
7933 insns.  The @code{peephole2} pass is run after register allocation
7934 but before scheduling, which may result in much better code for
7935 targets that do scheduling.
7937 @menu
7938 * define_peephole::     RTL to Text Peephole Optimizers
7939 * define_peephole2::    RTL to RTL Peephole Optimizers
7940 @end menu
7942 @end ifset
7943 @ifset INTERNALS
7944 @node define_peephole
7945 @subsection RTL to Text Peephole Optimizers
7946 @findex define_peephole
7948 @need 1000
7949 A definition looks like this:
7951 @smallexample
7952 (define_peephole
7953   [@var{insn-pattern-1}
7954    @var{insn-pattern-2}
7955    @dots{}]
7956   "@var{condition}"
7957   "@var{template}"
7958   "@var{optional-insn-attributes}")
7959 @end smallexample
7961 @noindent
7962 The last string operand may be omitted if you are not using any
7963 machine-specific information in this machine description.  If present,
7964 it must obey the same rules as in a @code{define_insn}.
7966 In this skeleton, @var{insn-pattern-1} and so on are patterns to match
7967 consecutive insns.  The optimization applies to a sequence of insns when
7968 @var{insn-pattern-1} matches the first one, @var{insn-pattern-2} matches
7969 the next, and so on.
7971 Each of the insns matched by a peephole must also match a
7972 @code{define_insn}.  Peepholes are checked only at the last stage just
7973 before code generation, and only optionally.  Therefore, any insn which
7974 would match a peephole but no @code{define_insn} will cause a crash in code
7975 generation in an unoptimized compilation, or at various optimization
7976 stages.
7978 The operands of the insns are matched with @code{match_operands},
7979 @code{match_operator}, and @code{match_dup}, as usual.  What is not
7980 usual is that the operand numbers apply to all the insn patterns in the
7981 definition.  So, you can check for identical operands in two insns by
7982 using @code{match_operand} in one insn and @code{match_dup} in the
7983 other.
7985 The operand constraints used in @code{match_operand} patterns do not have
7986 any direct effect on the applicability of the peephole, but they will
7987 be validated afterward, so make sure your constraints are general enough
7988 to apply whenever the peephole matches.  If the peephole matches
7989 but the constraints are not satisfied, the compiler will crash.
7991 It is safe to omit constraints in all the operands of the peephole; or
7992 you can write constraints which serve as a double-check on the criteria
7993 previously tested.
7995 Once a sequence of insns matches the patterns, the @var{condition} is
7996 checked.  This is a C expression which makes the final decision whether to
7997 perform the optimization (we do so if the expression is nonzero).  If
7998 @var{condition} is omitted (in other words, the string is empty) then the
7999 optimization is applied to every sequence of insns that matches the
8000 patterns.
8002 The defined peephole optimizations are applied after register allocation
8003 is complete.  Therefore, the peephole definition can check which
8004 operands have ended up in which kinds of registers, just by looking at
8005 the operands.
8007 @findex prev_active_insn
8008 The way to refer to the operands in @var{condition} is to write
8009 @code{operands[@var{i}]} for operand number @var{i} (as matched by
8010 @code{(match_operand @var{i} @dots{})}).  Use the variable @code{insn}
8011 to refer to the last of the insns being matched; use
8012 @code{prev_active_insn} to find the preceding insns.
8014 @findex dead_or_set_p
8015 When optimizing computations with intermediate results, you can use
8016 @var{condition} to match only when the intermediate results are not used
8017 elsewhere.  Use the C expression @code{dead_or_set_p (@var{insn},
8018 @var{op})}, where @var{insn} is the insn in which you expect the value
8019 to be used for the last time (from the value of @code{insn}, together
8020 with use of @code{prev_nonnote_insn}), and @var{op} is the intermediate
8021 value (from @code{operands[@var{i}]}).
8023 Applying the optimization means replacing the sequence of insns with one
8024 new insn.  The @var{template} controls ultimate output of assembler code
8025 for this combined insn.  It works exactly like the template of a
8026 @code{define_insn}.  Operand numbers in this template are the same ones
8027 used in matching the original sequence of insns.
8029 The result of a defined peephole optimizer does not need to match any of
8030 the insn patterns in the machine description; it does not even have an
8031 opportunity to match them.  The peephole optimizer definition itself serves
8032 as the insn pattern to control how the insn is output.
8034 Defined peephole optimizers are run as assembler code is being output,
8035 so the insns they produce are never combined or rearranged in any way.
8037 Here is an example, taken from the 68000 machine description:
8039 @smallexample
8040 (define_peephole
8041   [(set (reg:SI 15) (plus:SI (reg:SI 15) (const_int 4)))
8042    (set (match_operand:DF 0 "register_operand" "=f")
8043         (match_operand:DF 1 "register_operand" "ad"))]
8044   "FP_REG_P (operands[0]) && ! FP_REG_P (operands[1])"
8046   rtx xoperands[2];
8047   xoperands[1] = gen_rtx_REG (SImode, REGNO (operands[1]) + 1);
8048 #ifdef MOTOROLA
8049   output_asm_insn ("move.l %1,(sp)", xoperands);
8050   output_asm_insn ("move.l %1,-(sp)", operands);
8051   return "fmove.d (sp)+,%0";
8052 #else
8053   output_asm_insn ("movel %1,sp@@", xoperands);
8054   output_asm_insn ("movel %1,sp@@-", operands);
8055   return "fmoved sp@@+,%0";
8056 #endif
8058 @end smallexample
8060 @need 1000
8061 The effect of this optimization is to change
8063 @smallexample
8064 @group
8065 jbsr _foobar
8066 addql #4,sp
8067 movel d1,sp@@-
8068 movel d0,sp@@-
8069 fmoved sp@@+,fp0
8070 @end group
8071 @end smallexample
8073 @noindent
8074 into
8076 @smallexample
8077 @group
8078 jbsr _foobar
8079 movel d1,sp@@
8080 movel d0,sp@@-
8081 fmoved sp@@+,fp0
8082 @end group
8083 @end smallexample
8085 @ignore
8086 @findex CC_REVERSED
8087 If a peephole matches a sequence including one or more jump insns, you must
8088 take account of the flags such as @code{CC_REVERSED} which specify that the
8089 condition codes are represented in an unusual manner.  The compiler
8090 automatically alters any ordinary conditional jumps which occur in such
8091 situations, but the compiler cannot alter jumps which have been replaced by
8092 peephole optimizations.  So it is up to you to alter the assembler code
8093 that the peephole produces.  Supply C code to write the assembler output,
8094 and in this C code check the condition code status flags and change the
8095 assembler code as appropriate.
8096 @end ignore
8098 @var{insn-pattern-1} and so on look @emph{almost} like the second
8099 operand of @code{define_insn}.  There is one important difference: the
8100 second operand of @code{define_insn} consists of one or more RTX's
8101 enclosed in square brackets.  Usually, there is only one: then the same
8102 action can be written as an element of a @code{define_peephole}.  But
8103 when there are multiple actions in a @code{define_insn}, they are
8104 implicitly enclosed in a @code{parallel}.  Then you must explicitly
8105 write the @code{parallel}, and the square brackets within it, in the
8106 @code{define_peephole}.  Thus, if an insn pattern looks like this,
8108 @smallexample
8109 (define_insn "divmodsi4"
8110   [(set (match_operand:SI 0 "general_operand" "=d")
8111         (div:SI (match_operand:SI 1 "general_operand" "0")
8112                 (match_operand:SI 2 "general_operand" "dmsK")))
8113    (set (match_operand:SI 3 "general_operand" "=d")
8114         (mod:SI (match_dup 1) (match_dup 2)))]
8115   "TARGET_68020"
8116   "divsl%.l %2,%3:%0")
8117 @end smallexample
8119 @noindent
8120 then the way to mention this insn in a peephole is as follows:
8122 @smallexample
8123 (define_peephole
8124   [@dots{}
8125    (parallel
8126     [(set (match_operand:SI 0 "general_operand" "=d")
8127           (div:SI (match_operand:SI 1 "general_operand" "0")
8128                   (match_operand:SI 2 "general_operand" "dmsK")))
8129      (set (match_operand:SI 3 "general_operand" "=d")
8130           (mod:SI (match_dup 1) (match_dup 2)))])
8131    @dots{}]
8132   @dots{})
8133 @end smallexample
8135 @end ifset
8136 @ifset INTERNALS
8137 @node define_peephole2
8138 @subsection RTL to RTL Peephole Optimizers
8139 @findex define_peephole2
8141 The @code{define_peephole2} definition tells the compiler how to
8142 substitute one sequence of instructions for another sequence,
8143 what additional scratch registers may be needed and what their
8144 lifetimes must be.
8146 @smallexample
8147 (define_peephole2
8148   [@var{insn-pattern-1}
8149    @var{insn-pattern-2}
8150    @dots{}]
8151   "@var{condition}"
8152   [@var{new-insn-pattern-1}
8153    @var{new-insn-pattern-2}
8154    @dots{}]
8155   "@var{preparation-statements}")
8156 @end smallexample
8158 The definition is almost identical to @code{define_split}
8159 (@pxref{Insn Splitting}) except that the pattern to match is not a
8160 single instruction, but a sequence of instructions.
8162 It is possible to request additional scratch registers for use in the
8163 output template.  If appropriate registers are not free, the pattern
8164 will simply not match.
8166 @findex match_scratch
8167 @findex match_dup
8168 Scratch registers are requested with a @code{match_scratch} pattern at
8169 the top level of the input pattern.  The allocated register (initially) will
8170 be dead at the point requested within the original sequence.  If the scratch
8171 is used at more than a single point, a @code{match_dup} pattern at the
8172 top level of the input pattern marks the last position in the input sequence
8173 at which the register must be available.
8175 Here is an example from the IA-32 machine description:
8177 @smallexample
8178 (define_peephole2
8179   [(match_scratch:SI 2 "r")
8180    (parallel [(set (match_operand:SI 0 "register_operand" "")
8181                    (match_operator:SI 3 "arith_or_logical_operator"
8182                      [(match_dup 0)
8183                       (match_operand:SI 1 "memory_operand" "")]))
8184               (clobber (reg:CC 17))])]
8185   "! optimize_size && ! TARGET_READ_MODIFY"
8186   [(set (match_dup 2) (match_dup 1))
8187    (parallel [(set (match_dup 0)
8188                    (match_op_dup 3 [(match_dup 0) (match_dup 2)]))
8189               (clobber (reg:CC 17))])]
8190   "")
8191 @end smallexample
8193 @noindent
8194 This pattern tries to split a load from its use in the hopes that we'll be
8195 able to schedule around the memory load latency.  It allocates a single
8196 @code{SImode} register of class @code{GENERAL_REGS} (@code{"r"}) that needs
8197 to be live only at the point just before the arithmetic.
8199 A real example requiring extended scratch lifetimes is harder to come by,
8200 so here's a silly made-up example:
8202 @smallexample
8203 (define_peephole2
8204   [(match_scratch:SI 4 "r")
8205    (set (match_operand:SI 0 "" "") (match_operand:SI 1 "" ""))
8206    (set (match_operand:SI 2 "" "") (match_dup 1))
8207    (match_dup 4)
8208    (set (match_operand:SI 3 "" "") (match_dup 1))]
8209   "/* @r{determine 1 does not overlap 0 and 2} */"
8210   [(set (match_dup 4) (match_dup 1))
8211    (set (match_dup 0) (match_dup 4))
8212    (set (match_dup 2) (match_dup 4))
8213    (set (match_dup 3) (match_dup 4))]
8214   "")
8215 @end smallexample
8217 @noindent
8218 If we had not added the @code{(match_dup 4)} in the middle of the input
8219 sequence, it might have been the case that the register we chose at the
8220 beginning of the sequence is killed by the first or second @code{set}.
8222 @end ifset
8223 @ifset INTERNALS
8224 @node Insn Attributes
8225 @section Instruction Attributes
8226 @cindex insn attributes
8227 @cindex instruction attributes
8229 In addition to describing the instruction supported by the target machine,
8230 the @file{md} file also defines a group of @dfn{attributes} and a set of
8231 values for each.  Every generated insn is assigned a value for each attribute.
8232 One possible attribute would be the effect that the insn has on the machine's
8233 condition code.  This attribute can then be used by @code{NOTICE_UPDATE_CC}
8234 to track the condition codes.
8236 @menu
8237 * Defining Attributes:: Specifying attributes and their values.
8238 * Expressions::         Valid expressions for attribute values.
8239 * Tagging Insns::       Assigning attribute values to insns.
8240 * Attr Example::        An example of assigning attributes.
8241 * Insn Lengths::        Computing the length of insns.
8242 * Constant Attributes:: Defining attributes that are constant.
8243 * Mnemonic Attribute::  Obtain the instruction mnemonic as attribute value.
8244 * Delay Slots::         Defining delay slots required for a machine.
8245 * Processor pipeline description:: Specifying information for insn scheduling.
8246 @end menu
8248 @end ifset
8249 @ifset INTERNALS
8250 @node Defining Attributes
8251 @subsection Defining Attributes and their Values
8252 @cindex defining attributes and their values
8253 @cindex attributes, defining
8255 @findex define_attr
8256 The @code{define_attr} expression is used to define each attribute required
8257 by the target machine.  It looks like:
8259 @smallexample
8260 (define_attr @var{name} @var{list-of-values} @var{default})
8261 @end smallexample
8263 @var{name} is a string specifying the name of the attribute being
8264 defined.  Some attributes are used in a special way by the rest of the
8265 compiler. The @code{enabled} attribute can be used to conditionally
8266 enable or disable insn alternatives (@pxref{Disable Insn
8267 Alternatives}). The @code{predicable} attribute, together with a
8268 suitable @code{define_cond_exec} (@pxref{Conditional Execution}), can
8269 be used to automatically generate conditional variants of instruction
8270 patterns. The @code{mnemonic} attribute can be used to check for the
8271 instruction mnemonic (@pxref{Mnemonic Attribute}).  The compiler
8272 internally uses the names @code{ce_enabled} and @code{nonce_enabled},
8273 so they should not be used elsewhere as alternative names.
8275 @var{list-of-values} is either a string that specifies a comma-separated
8276 list of values that can be assigned to the attribute, or a null string to
8277 indicate that the attribute takes numeric values.
8279 @var{default} is an attribute expression that gives the value of this
8280 attribute for insns that match patterns whose definition does not include
8281 an explicit value for this attribute.  @xref{Attr Example}, for more
8282 information on the handling of defaults.  @xref{Constant Attributes},
8283 for information on attributes that do not depend on any particular insn.
8285 @findex insn-attr.h
8286 For each defined attribute, a number of definitions are written to the
8287 @file{insn-attr.h} file.  For cases where an explicit set of values is
8288 specified for an attribute, the following are defined:
8290 @itemize @bullet
8291 @item
8292 A @samp{#define} is written for the symbol @samp{HAVE_ATTR_@var{name}}.
8294 @item
8295 An enumerated class is defined for @samp{attr_@var{name}} with
8296 elements of the form @samp{@var{upper-name}_@var{upper-value}} where
8297 the attribute name and value are first converted to uppercase.
8299 @item
8300 A function @samp{get_attr_@var{name}} is defined that is passed an insn and
8301 returns the attribute value for that insn.
8302 @end itemize
8304 For example, if the following is present in the @file{md} file:
8306 @smallexample
8307 (define_attr "type" "branch,fp,load,store,arith" @dots{})
8308 @end smallexample
8310 @noindent
8311 the following lines will be written to the file @file{insn-attr.h}.
8313 @smallexample
8314 #define HAVE_ATTR_type 1
8315 enum attr_type @{TYPE_BRANCH, TYPE_FP, TYPE_LOAD,
8316                  TYPE_STORE, TYPE_ARITH@};
8317 extern enum attr_type get_attr_type ();
8318 @end smallexample
8320 If the attribute takes numeric values, no @code{enum} type will be
8321 defined and the function to obtain the attribute's value will return
8322 @code{int}.
8324 There are attributes which are tied to a specific meaning.  These
8325 attributes are not free to use for other purposes:
8327 @table @code
8328 @item length
8329 The @code{length} attribute is used to calculate the length of emitted
8330 code chunks.  This is especially important when verifying branch
8331 distances. @xref{Insn Lengths}.
8333 @item enabled
8334 The @code{enabled} attribute can be defined to prevent certain
8335 alternatives of an insn definition from being used during code
8336 generation. @xref{Disable Insn Alternatives}.
8338 @item mnemonic
8339 The @code{mnemonic} attribute can be defined to implement instruction
8340 specific checks in e.g. the pipeline description.
8341 @xref{Mnemonic Attribute}.
8342 @end table
8344 For each of these special attributes, the corresponding
8345 @samp{HAVE_ATTR_@var{name}} @samp{#define} is also written when the
8346 attribute is not defined; in that case, it is defined as @samp{0}.
8348 @findex define_enum_attr
8349 @anchor{define_enum_attr}
8350 Another way of defining an attribute is to use:
8352 @smallexample
8353 (define_enum_attr "@var{attr}" "@var{enum}" @var{default})
8354 @end smallexample
8356 This works in just the same way as @code{define_attr}, except that
8357 the list of values is taken from a separate enumeration called
8358 @var{enum} (@pxref{define_enum}).  This form allows you to use
8359 the same list of values for several attributes without having to
8360 repeat the list each time.  For example:
8362 @smallexample
8363 (define_enum "processor" [
8364   model_a
8365   model_b
8366   @dots{}
8368 (define_enum_attr "arch" "processor"
8369   (const (symbol_ref "target_arch")))
8370 (define_enum_attr "tune" "processor"
8371   (const (symbol_ref "target_tune")))
8372 @end smallexample
8374 defines the same attributes as:
8376 @smallexample
8377 (define_attr "arch" "model_a,model_b,@dots{}"
8378   (const (symbol_ref "target_arch")))
8379 (define_attr "tune" "model_a,model_b,@dots{}"
8380   (const (symbol_ref "target_tune")))
8381 @end smallexample
8383 but without duplicating the processor list.  The second example defines two
8384 separate C enums (@code{attr_arch} and @code{attr_tune}) whereas the first
8385 defines a single C enum (@code{processor}).
8386 @end ifset
8387 @ifset INTERNALS
8388 @node Expressions
8389 @subsection Attribute Expressions
8390 @cindex attribute expressions
8392 RTL expressions used to define attributes use the codes described above
8393 plus a few specific to attribute definitions, to be discussed below.
8394 Attribute value expressions must have one of the following forms:
8396 @table @code
8397 @cindex @code{const_int} and attributes
8398 @item (const_int @var{i})
8399 The integer @var{i} specifies the value of a numeric attribute.  @var{i}
8400 must be non-negative.
8402 The value of a numeric attribute can be specified either with a
8403 @code{const_int}, or as an integer represented as a string in
8404 @code{const_string}, @code{eq_attr} (see below), @code{attr},
8405 @code{symbol_ref}, simple arithmetic expressions, and @code{set_attr}
8406 overrides on specific instructions (@pxref{Tagging Insns}).
8408 @cindex @code{const_string} and attributes
8409 @item (const_string @var{value})
8410 The string @var{value} specifies a constant attribute value.
8411 If @var{value} is specified as @samp{"*"}, it means that the default value of
8412 the attribute is to be used for the insn containing this expression.
8413 @samp{"*"} obviously cannot be used in the @var{default} expression
8414 of a @code{define_attr}.
8416 If the attribute whose value is being specified is numeric, @var{value}
8417 must be a string containing a non-negative integer (normally
8418 @code{const_int} would be used in this case).  Otherwise, it must
8419 contain one of the valid values for the attribute.
8421 @cindex @code{if_then_else} and attributes
8422 @item (if_then_else @var{test} @var{true-value} @var{false-value})
8423 @var{test} specifies an attribute test, whose format is defined below.
8424 The value of this expression is @var{true-value} if @var{test} is true,
8425 otherwise it is @var{false-value}.
8427 @cindex @code{cond} and attributes
8428 @item (cond [@var{test1} @var{value1} @dots{}] @var{default})
8429 The first operand of this expression is a vector containing an even
8430 number of expressions and consisting of pairs of @var{test} and @var{value}
8431 expressions.  The value of the @code{cond} expression is that of the
8432 @var{value} corresponding to the first true @var{test} expression.  If
8433 none of the @var{test} expressions are true, the value of the @code{cond}
8434 expression is that of the @var{default} expression.
8435 @end table
8437 @var{test} expressions can have one of the following forms:
8439 @table @code
8440 @cindex @code{const_int} and attribute tests
8441 @item (const_int @var{i})
8442 This test is true if @var{i} is nonzero and false otherwise.
8444 @cindex @code{not} and attributes
8445 @cindex @code{ior} and attributes
8446 @cindex @code{and} and attributes
8447 @item (not @var{test})
8448 @itemx (ior @var{test1} @var{test2})
8449 @itemx (and @var{test1} @var{test2})
8450 These tests are true if the indicated logical function is true.
8452 @cindex @code{match_operand} and attributes
8453 @item (match_operand:@var{m} @var{n} @var{pred} @var{constraints})
8454 This test is true if operand @var{n} of the insn whose attribute value
8455 is being determined has mode @var{m} (this part of the test is ignored
8456 if @var{m} is @code{VOIDmode}) and the function specified by the string
8457 @var{pred} returns a nonzero value when passed operand @var{n} and mode
8458 @var{m} (this part of the test is ignored if @var{pred} is the null
8459 string).
8461 The @var{constraints} operand is ignored and should be the null string.
8463 @cindex @code{match_test} and attributes
8464 @item (match_test @var{c-expr})
8465 The test is true if C expression @var{c-expr} is true.  In non-constant
8466 attributes, @var{c-expr} has access to the following variables:
8468 @table @var
8469 @item insn
8470 The rtl instruction under test.
8471 @item which_alternative
8472 The @code{define_insn} alternative that @var{insn} matches.
8473 @xref{Output Statement}.
8474 @item operands
8475 An array of @var{insn}'s rtl operands.
8476 @end table
8478 @var{c-expr} behaves like the condition in a C @code{if} statement,
8479 so there is no need to explicitly convert the expression into a boolean
8480 0 or 1 value.  For example, the following two tests are equivalent:
8482 @smallexample
8483 (match_test "x & 2")
8484 (match_test "(x & 2) != 0")
8485 @end smallexample
8487 @cindex @code{le} and attributes
8488 @cindex @code{leu} and attributes
8489 @cindex @code{lt} and attributes
8490 @cindex @code{gt} and attributes
8491 @cindex @code{gtu} and attributes
8492 @cindex @code{ge} and attributes
8493 @cindex @code{geu} and attributes
8494 @cindex @code{ne} and attributes
8495 @cindex @code{eq} and attributes
8496 @cindex @code{plus} and attributes
8497 @cindex @code{minus} and attributes
8498 @cindex @code{mult} and attributes
8499 @cindex @code{div} and attributes
8500 @cindex @code{mod} and attributes
8501 @cindex @code{abs} and attributes
8502 @cindex @code{neg} and attributes
8503 @cindex @code{ashift} and attributes
8504 @cindex @code{lshiftrt} and attributes
8505 @cindex @code{ashiftrt} and attributes
8506 @item (le @var{arith1} @var{arith2})
8507 @itemx (leu @var{arith1} @var{arith2})
8508 @itemx (lt @var{arith1} @var{arith2})
8509 @itemx (ltu @var{arith1} @var{arith2})
8510 @itemx (gt @var{arith1} @var{arith2})
8511 @itemx (gtu @var{arith1} @var{arith2})
8512 @itemx (ge @var{arith1} @var{arith2})
8513 @itemx (geu @var{arith1} @var{arith2})
8514 @itemx (ne @var{arith1} @var{arith2})
8515 @itemx (eq @var{arith1} @var{arith2})
8516 These tests are true if the indicated comparison of the two arithmetic
8517 expressions is true.  Arithmetic expressions are formed with
8518 @code{plus}, @code{minus}, @code{mult}, @code{div}, @code{mod},
8519 @code{abs}, @code{neg}, @code{and}, @code{ior}, @code{xor}, @code{not},
8520 @code{ashift}, @code{lshiftrt}, and @code{ashiftrt} expressions.
8522 @findex get_attr
8523 @code{const_int} and @code{symbol_ref} are always valid terms (@pxref{Insn
8524 Lengths},for additional forms).  @code{symbol_ref} is a string
8525 denoting a C expression that yields an @code{int} when evaluated by the
8526 @samp{get_attr_@dots{}} routine.  It should normally be a global
8527 variable.
8529 @findex eq_attr
8530 @item (eq_attr @var{name} @var{value})
8531 @var{name} is a string specifying the name of an attribute.
8533 @var{value} is a string that is either a valid value for attribute
8534 @var{name}, a comma-separated list of values, or @samp{!} followed by a
8535 value or list.  If @var{value} does not begin with a @samp{!}, this
8536 test is true if the value of the @var{name} attribute of the current
8537 insn is in the list specified by @var{value}.  If @var{value} begins
8538 with a @samp{!}, this test is true if the attribute's value is
8539 @emph{not} in the specified list.
8541 For example,
8543 @smallexample
8544 (eq_attr "type" "load,store")
8545 @end smallexample
8547 @noindent
8548 is equivalent to
8550 @smallexample
8551 (ior (eq_attr "type" "load") (eq_attr "type" "store"))
8552 @end smallexample
8554 If @var{name} specifies an attribute of @samp{alternative}, it refers to the
8555 value of the compiler variable @code{which_alternative}
8556 (@pxref{Output Statement}) and the values must be small integers.  For
8557 example,
8559 @smallexample
8560 (eq_attr "alternative" "2,3")
8561 @end smallexample
8563 @noindent
8564 is equivalent to
8566 @smallexample
8567 (ior (eq (symbol_ref "which_alternative") (const_int 2))
8568      (eq (symbol_ref "which_alternative") (const_int 3)))
8569 @end smallexample
8571 Note that, for most attributes, an @code{eq_attr} test is simplified in cases
8572 where the value of the attribute being tested is known for all insns matching
8573 a particular pattern.  This is by far the most common case.
8575 @findex attr_flag
8576 @item (attr_flag @var{name})
8577 The value of an @code{attr_flag} expression is true if the flag
8578 specified by @var{name} is true for the @code{insn} currently being
8579 scheduled.
8581 @var{name} is a string specifying one of a fixed set of flags to test.
8582 Test the flags @code{forward} and @code{backward} to determine the
8583 direction of a conditional branch.
8585 This example describes a conditional branch delay slot which
8586 can be nullified for forward branches that are taken (annul-true) or
8587 for backward branches which are not taken (annul-false).
8589 @smallexample
8590 (define_delay (eq_attr "type" "cbranch")
8591   [(eq_attr "in_branch_delay" "true")
8592    (and (eq_attr "in_branch_delay" "true")
8593         (attr_flag "forward"))
8594    (and (eq_attr "in_branch_delay" "true")
8595         (attr_flag "backward"))])
8596 @end smallexample
8598 The @code{forward} and @code{backward} flags are false if the current
8599 @code{insn} being scheduled is not a conditional branch.
8601 @code{attr_flag} is only used during delay slot scheduling and has no
8602 meaning to other passes of the compiler.
8604 @findex attr
8605 @item (attr @var{name})
8606 The value of another attribute is returned.  This is most useful
8607 for numeric attributes, as @code{eq_attr} and @code{attr_flag}
8608 produce more efficient code for non-numeric attributes.
8609 @end table
8611 @end ifset
8612 @ifset INTERNALS
8613 @node Tagging Insns
8614 @subsection Assigning Attribute Values to Insns
8615 @cindex tagging insns
8616 @cindex assigning attribute values to insns
8618 The value assigned to an attribute of an insn is primarily determined by
8619 which pattern is matched by that insn (or which @code{define_peephole}
8620 generated it).  Every @code{define_insn} and @code{define_peephole} can
8621 have an optional last argument to specify the values of attributes for
8622 matching insns.  The value of any attribute not specified in a particular
8623 insn is set to the default value for that attribute, as specified in its
8624 @code{define_attr}.  Extensive use of default values for attributes
8625 permits the specification of the values for only one or two attributes
8626 in the definition of most insn patterns, as seen in the example in the
8627 next section.
8629 The optional last argument of @code{define_insn} and
8630 @code{define_peephole} is a vector of expressions, each of which defines
8631 the value for a single attribute.  The most general way of assigning an
8632 attribute's value is to use a @code{set} expression whose first operand is an
8633 @code{attr} expression giving the name of the attribute being set.  The
8634 second operand of the @code{set} is an attribute expression
8635 (@pxref{Expressions}) giving the value of the attribute.
8637 When the attribute value depends on the @samp{alternative} attribute
8638 (i.e., which is the applicable alternative in the constraint of the
8639 insn), the @code{set_attr_alternative} expression can be used.  It
8640 allows the specification of a vector of attribute expressions, one for
8641 each alternative.
8643 @findex set_attr
8644 When the generality of arbitrary attribute expressions is not required,
8645 the simpler @code{set_attr} expression can be used, which allows
8646 specifying a string giving either a single attribute value or a list
8647 of attribute values, one for each alternative.
8649 The form of each of the above specifications is shown below.  In each case,
8650 @var{name} is a string specifying the attribute to be set.
8652 @table @code
8653 @item (set_attr @var{name} @var{value-string})
8654 @var{value-string} is either a string giving the desired attribute value,
8655 or a string containing a comma-separated list giving the values for
8656 succeeding alternatives.  The number of elements must match the number
8657 of alternatives in the constraint of the insn pattern.
8659 Note that it may be useful to specify @samp{*} for some alternative, in
8660 which case the attribute will assume its default value for insns matching
8661 that alternative.
8663 @findex set_attr_alternative
8664 @item (set_attr_alternative @var{name} [@var{value1} @var{value2} @dots{}])
8665 Depending on the alternative of the insn, the value will be one of the
8666 specified values.  This is a shorthand for using a @code{cond} with
8667 tests on the @samp{alternative} attribute.
8669 @findex attr
8670 @item (set (attr @var{name}) @var{value})
8671 The first operand of this @code{set} must be the special RTL expression
8672 @code{attr}, whose sole operand is a string giving the name of the
8673 attribute being set.  @var{value} is the value of the attribute.
8674 @end table
8676 The following shows three different ways of representing the same
8677 attribute value specification:
8679 @smallexample
8680 (set_attr "type" "load,store,arith")
8682 (set_attr_alternative "type"
8683                       [(const_string "load") (const_string "store")
8684                        (const_string "arith")])
8686 (set (attr "type")
8687      (cond [(eq_attr "alternative" "1") (const_string "load")
8688             (eq_attr "alternative" "2") (const_string "store")]
8689            (const_string "arith")))
8690 @end smallexample
8692 @need 1000
8693 @findex define_asm_attributes
8694 The @code{define_asm_attributes} expression provides a mechanism to
8695 specify the attributes assigned to insns produced from an @code{asm}
8696 statement.  It has the form:
8698 @smallexample
8699 (define_asm_attributes [@var{attr-sets}])
8700 @end smallexample
8702 @noindent
8703 where @var{attr-sets} is specified the same as for both the
8704 @code{define_insn} and the @code{define_peephole} expressions.
8706 These values will typically be the ``worst case'' attribute values.  For
8707 example, they might indicate that the condition code will be clobbered.
8709 A specification for a @code{length} attribute is handled specially.  The
8710 way to compute the length of an @code{asm} insn is to multiply the
8711 length specified in the expression @code{define_asm_attributes} by the
8712 number of machine instructions specified in the @code{asm} statement,
8713 determined by counting the number of semicolons and newlines in the
8714 string.  Therefore, the value of the @code{length} attribute specified
8715 in a @code{define_asm_attributes} should be the maximum possible length
8716 of a single machine instruction.
8718 @end ifset
8719 @ifset INTERNALS
8720 @node Attr Example
8721 @subsection Example of Attribute Specifications
8722 @cindex attribute specifications example
8723 @cindex attribute specifications
8725 The judicious use of defaulting is important in the efficient use of
8726 insn attributes.  Typically, insns are divided into @dfn{types} and an
8727 attribute, customarily called @code{type}, is used to represent this
8728 value.  This attribute is normally used only to define the default value
8729 for other attributes.  An example will clarify this usage.
8731 Assume we have a RISC machine with a condition code and in which only
8732 full-word operations are performed in registers.  Let us assume that we
8733 can divide all insns into loads, stores, (integer) arithmetic
8734 operations, floating point operations, and branches.
8736 Here we will concern ourselves with determining the effect of an insn on
8737 the condition code and will limit ourselves to the following possible
8738 effects:  The condition code can be set unpredictably (clobbered), not
8739 be changed, be set to agree with the results of the operation, or only
8740 changed if the item previously set into the condition code has been
8741 modified.
8743 Here is part of a sample @file{md} file for such a machine:
8745 @smallexample
8746 (define_attr "type" "load,store,arith,fp,branch" (const_string "arith"))
8748 (define_attr "cc" "clobber,unchanged,set,change0"
8749              (cond [(eq_attr "type" "load")
8750                         (const_string "change0")
8751                     (eq_attr "type" "store,branch")
8752                         (const_string "unchanged")
8753                     (eq_attr "type" "arith")
8754                         (if_then_else (match_operand:SI 0 "" "")
8755                                       (const_string "set")
8756                                       (const_string "clobber"))]
8757                    (const_string "clobber")))
8759 (define_insn ""
8760   [(set (match_operand:SI 0 "general_operand" "=r,r,m")
8761         (match_operand:SI 1 "general_operand" "r,m,r"))]
8762   ""
8763   "@@
8764    move %0,%1
8765    load %0,%1
8766    store %0,%1"
8767   [(set_attr "type" "arith,load,store")])
8768 @end smallexample
8770 Note that we assume in the above example that arithmetic operations
8771 performed on quantities smaller than a machine word clobber the condition
8772 code since they will set the condition code to a value corresponding to the
8773 full-word result.
8775 @end ifset
8776 @ifset INTERNALS
8777 @node Insn Lengths
8778 @subsection Computing the Length of an Insn
8779 @cindex insn lengths, computing
8780 @cindex computing the length of an insn
8782 For many machines, multiple types of branch instructions are provided, each
8783 for different length branch displacements.  In most cases, the assembler
8784 will choose the correct instruction to use.  However, when the assembler
8785 cannot do so, GCC can when a special attribute, the @code{length}
8786 attribute, is defined.  This attribute must be defined to have numeric
8787 values by specifying a null string in its @code{define_attr}.
8789 In the case of the @code{length} attribute, two additional forms of
8790 arithmetic terms are allowed in test expressions:
8792 @table @code
8793 @cindex @code{match_dup} and attributes
8794 @item (match_dup @var{n})
8795 This refers to the address of operand @var{n} of the current insn, which
8796 must be a @code{label_ref}.
8798 @cindex @code{pc} and attributes
8799 @item (pc)
8800 For non-branch instructions and backward branch instructions, this refers
8801 to the address of the current insn.  But for forward branch instructions,
8802 this refers to the address of the next insn, because the length of the
8803 current insn is to be computed.
8804 @end table
8806 @cindex @code{addr_vec}, length of
8807 @cindex @code{addr_diff_vec}, length of
8808 For normal insns, the length will be determined by value of the
8809 @code{length} attribute.  In the case of @code{addr_vec} and
8810 @code{addr_diff_vec} insn patterns, the length is computed as
8811 the number of vectors multiplied by the size of each vector.
8813 Lengths are measured in addressable storage units (bytes).
8815 Note that it is possible to call functions via the @code{symbol_ref}
8816 mechanism to compute the length of an insn.  However, if you use this
8817 mechanism you must provide dummy clauses to express the maximum length
8818 without using the function call.  You can an example of this in the
8819 @code{pa} machine description for the @code{call_symref} pattern.
8821 The following macros can be used to refine the length computation:
8823 @table @code
8824 @findex ADJUST_INSN_LENGTH
8825 @item ADJUST_INSN_LENGTH (@var{insn}, @var{length})
8826 If defined, modifies the length assigned to instruction @var{insn} as a
8827 function of the context in which it is used.  @var{length} is an lvalue
8828 that contains the initially computed length of the insn and should be
8829 updated with the correct length of the insn.
8831 This macro will normally not be required.  A case in which it is
8832 required is the ROMP@.  On this machine, the size of an @code{addr_vec}
8833 insn must be increased by two to compensate for the fact that alignment
8834 may be required.
8835 @end table
8837 @findex get_attr_length
8838 The routine that returns @code{get_attr_length} (the value of the
8839 @code{length} attribute) can be used by the output routine to
8840 determine the form of the branch instruction to be written, as the
8841 example below illustrates.
8843 As an example of the specification of variable-length branches, consider
8844 the IBM 360.  If we adopt the convention that a register will be set to
8845 the starting address of a function, we can jump to labels within 4k of
8846 the start using a four-byte instruction.  Otherwise, we need a six-byte
8847 sequence to load the address from memory and then branch to it.
8849 On such a machine, a pattern for a branch instruction might be specified
8850 as follows:
8852 @smallexample
8853 (define_insn "jump"
8854   [(set (pc)
8855         (label_ref (match_operand 0 "" "")))]
8856   ""
8858    return (get_attr_length (insn) == 4
8859            ? "b %l0" : "l r15,=a(%l0); br r15");
8861   [(set (attr "length")
8862         (if_then_else (lt (match_dup 0) (const_int 4096))
8863                       (const_int 4)
8864                       (const_int 6)))])
8865 @end smallexample
8867 @end ifset
8868 @ifset INTERNALS
8869 @node Constant Attributes
8870 @subsection Constant Attributes
8871 @cindex constant attributes
8873 A special form of @code{define_attr}, where the expression for the
8874 default value is a @code{const} expression, indicates an attribute that
8875 is constant for a given run of the compiler.  Constant attributes may be
8876 used to specify which variety of processor is used.  For example,
8878 @smallexample
8879 (define_attr "cpu" "m88100,m88110,m88000"
8880  (const
8881   (cond [(symbol_ref "TARGET_88100") (const_string "m88100")
8882          (symbol_ref "TARGET_88110") (const_string "m88110")]
8883         (const_string "m88000"))))
8885 (define_attr "memory" "fast,slow"
8886  (const
8887   (if_then_else (symbol_ref "TARGET_FAST_MEM")
8888                 (const_string "fast")
8889                 (const_string "slow"))))
8890 @end smallexample
8892 The routine generated for constant attributes has no parameters as it
8893 does not depend on any particular insn.  RTL expressions used to define
8894 the value of a constant attribute may use the @code{symbol_ref} form,
8895 but may not use either the @code{match_operand} form or @code{eq_attr}
8896 forms involving insn attributes.
8898 @end ifset
8899 @ifset INTERNALS
8900 @node Mnemonic Attribute
8901 @subsection Mnemonic Attribute
8902 @cindex mnemonic attribute
8904 The @code{mnemonic} attribute is a string type attribute holding the
8905 instruction mnemonic for an insn alternative.  The attribute values
8906 will automatically be generated by the machine description parser if
8907 there is an attribute definition in the md file:
8909 @smallexample
8910 (define_attr "mnemonic" "unknown" (const_string "unknown"))
8911 @end smallexample
8913 The default value can be freely chosen as long as it does not collide
8914 with any of the instruction mnemonics.  This value will be used
8915 whenever the machine description parser is not able to determine the
8916 mnemonic string.  This might be the case for output templates
8917 containing more than a single instruction as in
8918 @code{"mvcle\t%0,%1,0\;jo\t.-4"}.
8920 The @code{mnemonic} attribute set is not generated automatically if the
8921 instruction string is generated via C code.
8923 An existing @code{mnemonic} attribute set in an insn definition will not
8924 be overriden by the md file parser.  That way it is possible to
8925 manually set the instruction mnemonics for the cases where the md file
8926 parser fails to determine it automatically.
8928 The @code{mnemonic} attribute is useful for dealing with instruction
8929 specific properties in the pipeline description without defining
8930 additional insn attributes.
8932 @smallexample
8933 (define_attr "ooo_expanded" ""
8934   (cond [(eq_attr "mnemonic" "dlr,dsgr,d,dsgf,stam,dsgfr,dlgr")
8935          (const_int 1)]
8936         (const_int 0)))
8937 @end smallexample
8939 @end ifset
8940 @ifset INTERNALS
8941 @node Delay Slots
8942 @subsection Delay Slot Scheduling
8943 @cindex delay slots, defining
8945 The insn attribute mechanism can be used to specify the requirements for
8946 delay slots, if any, on a target machine.  An instruction is said to
8947 require a @dfn{delay slot} if some instructions that are physically
8948 after the instruction are executed as if they were located before it.
8949 Classic examples are branch and call instructions, which often execute
8950 the following instruction before the branch or call is performed.
8952 On some machines, conditional branch instructions can optionally
8953 @dfn{annul} instructions in the delay slot.  This means that the
8954 instruction will not be executed for certain branch outcomes.  Both
8955 instructions that annul if the branch is true and instructions that
8956 annul if the branch is false are supported.
8958 Delay slot scheduling differs from instruction scheduling in that
8959 determining whether an instruction needs a delay slot is dependent only
8960 on the type of instruction being generated, not on data flow between the
8961 instructions.  See the next section for a discussion of data-dependent
8962 instruction scheduling.
8964 @findex define_delay
8965 The requirement of an insn needing one or more delay slots is indicated
8966 via the @code{define_delay} expression.  It has the following form:
8968 @smallexample
8969 (define_delay @var{test}
8970               [@var{delay-1} @var{annul-true-1} @var{annul-false-1}
8971                @var{delay-2} @var{annul-true-2} @var{annul-false-2}
8972                @dots{}])
8973 @end smallexample
8975 @var{test} is an attribute test that indicates whether this
8976 @code{define_delay} applies to a particular insn.  If so, the number of
8977 required delay slots is determined by the length of the vector specified
8978 as the second argument.  An insn placed in delay slot @var{n} must
8979 satisfy attribute test @var{delay-n}.  @var{annul-true-n} is an
8980 attribute test that specifies which insns may be annulled if the branch
8981 is true.  Similarly, @var{annul-false-n} specifies which insns in the
8982 delay slot may be annulled if the branch is false.  If annulling is not
8983 supported for that delay slot, @code{(nil)} should be coded.
8985 For example, in the common case where branch and call insns require
8986 a single delay slot, which may contain any insn other than a branch or
8987 call, the following would be placed in the @file{md} file:
8989 @smallexample
8990 (define_delay (eq_attr "type" "branch,call")
8991               [(eq_attr "type" "!branch,call") (nil) (nil)])
8992 @end smallexample
8994 Multiple @code{define_delay} expressions may be specified.  In this
8995 case, each such expression specifies different delay slot requirements
8996 and there must be no insn for which tests in two @code{define_delay}
8997 expressions are both true.
8999 For example, if we have a machine that requires one delay slot for branches
9000 but two for calls,  no delay slot can contain a branch or call insn,
9001 and any valid insn in the delay slot for the branch can be annulled if the
9002 branch is true, we might represent this as follows:
9004 @smallexample
9005 (define_delay (eq_attr "type" "branch")
9006    [(eq_attr "type" "!branch,call")
9007     (eq_attr "type" "!branch,call")
9008     (nil)])
9010 (define_delay (eq_attr "type" "call")
9011               [(eq_attr "type" "!branch,call") (nil) (nil)
9012                (eq_attr "type" "!branch,call") (nil) (nil)])
9013 @end smallexample
9014 @c the above is *still* too long.  --mew 4feb93
9016 @end ifset
9017 @ifset INTERNALS
9018 @node Processor pipeline description
9019 @subsection Specifying processor pipeline description
9020 @cindex processor pipeline description
9021 @cindex processor functional units
9022 @cindex instruction latency time
9023 @cindex interlock delays
9024 @cindex data dependence delays
9025 @cindex reservation delays
9026 @cindex pipeline hazard recognizer
9027 @cindex automaton based pipeline description
9028 @cindex regular expressions
9029 @cindex deterministic finite state automaton
9030 @cindex automaton based scheduler
9031 @cindex RISC
9032 @cindex VLIW
9034 To achieve better performance, most modern processors
9035 (super-pipelined, superscalar @acronym{RISC}, and @acronym{VLIW}
9036 processors) have many @dfn{functional units} on which several
9037 instructions can be executed simultaneously.  An instruction starts
9038 execution if its issue conditions are satisfied.  If not, the
9039 instruction is stalled until its conditions are satisfied.  Such
9040 @dfn{interlock (pipeline) delay} causes interruption of the fetching
9041 of successor instructions (or demands nop instructions, e.g.@: for some
9042 MIPS processors).
9044 There are two major kinds of interlock delays in modern processors.
9045 The first one is a data dependence delay determining @dfn{instruction
9046 latency time}.  The instruction execution is not started until all
9047 source data have been evaluated by prior instructions (there are more
9048 complex cases when the instruction execution starts even when the data
9049 are not available but will be ready in given time after the
9050 instruction execution start).  Taking the data dependence delays into
9051 account is simple.  The data dependence (true, output, and
9052 anti-dependence) delay between two instructions is given by a
9053 constant.  In most cases this approach is adequate.  The second kind
9054 of interlock delays is a reservation delay.  The reservation delay
9055 means that two instructions under execution will be in need of shared
9056 processors resources, i.e.@: buses, internal registers, and/or
9057 functional units, which are reserved for some time.  Taking this kind
9058 of delay into account is complex especially for modern @acronym{RISC}
9059 processors.
9061 The task of exploiting more processor parallelism is solved by an
9062 instruction scheduler.  For a better solution to this problem, the
9063 instruction scheduler has to have an adequate description of the
9064 processor parallelism (or @dfn{pipeline description}).  GCC
9065 machine descriptions describe processor parallelism and functional
9066 unit reservations for groups of instructions with the aid of
9067 @dfn{regular expressions}.
9069 The GCC instruction scheduler uses a @dfn{pipeline hazard recognizer} to
9070 figure out the possibility of the instruction issue by the processor
9071 on a given simulated processor cycle.  The pipeline hazard recognizer is
9072 automatically generated from the processor pipeline description.  The
9073 pipeline hazard recognizer generated from the machine description
9074 is based on a deterministic finite state automaton (@acronym{DFA}):
9075 the instruction issue is possible if there is a transition from one
9076 automaton state to another one.  This algorithm is very fast, and
9077 furthermore, its speed is not dependent on processor
9078 complexity@footnote{However, the size of the automaton depends on
9079 processor complexity.  To limit this effect, machine descriptions
9080 can split orthogonal parts of the machine description among several
9081 automata: but then, since each of these must be stepped independently,
9082 this does cause a small decrease in the algorithm's performance.}.
9084 @cindex automaton based pipeline description
9085 The rest of this section describes the directives that constitute
9086 an automaton-based processor pipeline description.  The order of
9087 these constructions within the machine description file is not
9088 important.
9090 @findex define_automaton
9091 @cindex pipeline hazard recognizer
9092 The following optional construction describes names of automata
9093 generated and used for the pipeline hazards recognition.  Sometimes
9094 the generated finite state automaton used by the pipeline hazard
9095 recognizer is large.  If we use more than one automaton and bind functional
9096 units to the automata, the total size of the automata is usually
9097 less than the size of the single automaton.  If there is no one such
9098 construction, only one finite state automaton is generated.
9100 @smallexample
9101 (define_automaton @var{automata-names})
9102 @end smallexample
9104 @var{automata-names} is a string giving names of the automata.  The
9105 names are separated by commas.  All the automata should have unique names.
9106 The automaton name is used in the constructions @code{define_cpu_unit} and
9107 @code{define_query_cpu_unit}.
9109 @findex define_cpu_unit
9110 @cindex processor functional units
9111 Each processor functional unit used in the description of instruction
9112 reservations should be described by the following construction.
9114 @smallexample
9115 (define_cpu_unit @var{unit-names} [@var{automaton-name}])
9116 @end smallexample
9118 @var{unit-names} is a string giving the names of the functional units
9119 separated by commas.  Don't use name @samp{nothing}, it is reserved
9120 for other goals.
9122 @var{automaton-name} is a string giving the name of the automaton with
9123 which the unit is bound.  The automaton should be described in
9124 construction @code{define_automaton}.  You should give
9125 @dfn{automaton-name}, if there is a defined automaton.
9127 The assignment of units to automata are constrained by the uses of the
9128 units in insn reservations.  The most important constraint is: if a
9129 unit reservation is present on a particular cycle of an alternative
9130 for an insn reservation, then some unit from the same automaton must
9131 be present on the same cycle for the other alternatives of the insn
9132 reservation.  The rest of the constraints are mentioned in the
9133 description of the subsequent constructions.
9135 @findex define_query_cpu_unit
9136 @cindex querying function unit reservations
9137 The following construction describes CPU functional units analogously
9138 to @code{define_cpu_unit}.  The reservation of such units can be
9139 queried for an automaton state.  The instruction scheduler never
9140 queries reservation of functional units for given automaton state.  So
9141 as a rule, you don't need this construction.  This construction could
9142 be used for future code generation goals (e.g.@: to generate
9143 @acronym{VLIW} insn templates).
9145 @smallexample
9146 (define_query_cpu_unit @var{unit-names} [@var{automaton-name}])
9147 @end smallexample
9149 @var{unit-names} is a string giving names of the functional units
9150 separated by commas.
9152 @var{automaton-name} is a string giving the name of the automaton with
9153 which the unit is bound.
9155 @findex define_insn_reservation
9156 @cindex instruction latency time
9157 @cindex regular expressions
9158 @cindex data bypass
9159 The following construction is the major one to describe pipeline
9160 characteristics of an instruction.
9162 @smallexample
9163 (define_insn_reservation @var{insn-name} @var{default_latency}
9164                          @var{condition} @var{regexp})
9165 @end smallexample
9167 @var{default_latency} is a number giving latency time of the
9168 instruction.  There is an important difference between the old
9169 description and the automaton based pipeline description.  The latency
9170 time is used for all dependencies when we use the old description.  In
9171 the automaton based pipeline description, the given latency time is only
9172 used for true dependencies.  The cost of anti-dependencies is always
9173 zero and the cost of output dependencies is the difference between
9174 latency times of the producing and consuming insns (if the difference
9175 is negative, the cost is considered to be zero).  You can always
9176 change the default costs for any description by using the target hook
9177 @code{TARGET_SCHED_ADJUST_COST} (@pxref{Scheduling}).
9179 @var{insn-name} is a string giving the internal name of the insn.  The
9180 internal names are used in constructions @code{define_bypass} and in
9181 the automaton description file generated for debugging.  The internal
9182 name has nothing in common with the names in @code{define_insn}.  It is a
9183 good practice to use insn classes described in the processor manual.
9185 @var{condition} defines what RTL insns are described by this
9186 construction.  You should remember that you will be in trouble if
9187 @var{condition} for two or more different
9188 @code{define_insn_reservation} constructions is TRUE for an insn.  In
9189 this case what reservation will be used for the insn is not defined.
9190 Such cases are not checked during generation of the pipeline hazards
9191 recognizer because in general recognizing that two conditions may have
9192 the same value is quite difficult (especially if the conditions
9193 contain @code{symbol_ref}).  It is also not checked during the
9194 pipeline hazard recognizer work because it would slow down the
9195 recognizer considerably.
9197 @var{regexp} is a string describing the reservation of the cpu's functional
9198 units by the instruction.  The reservations are described by a regular
9199 expression according to the following syntax:
9201 @smallexample
9202        regexp = regexp "," oneof
9203               | oneof
9205        oneof = oneof "|" allof
9206              | allof
9208        allof = allof "+" repeat
9209              | repeat
9211        repeat = element "*" number
9212               | element
9214        element = cpu_function_unit_name
9215                | reservation_name
9216                | result_name
9217                | "nothing"
9218                | "(" regexp ")"
9219 @end smallexample
9221 @itemize @bullet
9222 @item
9223 @samp{,} is used for describing the start of the next cycle in
9224 the reservation.
9226 @item
9227 @samp{|} is used for describing a reservation described by the first
9228 regular expression @strong{or} a reservation described by the second
9229 regular expression @strong{or} etc.
9231 @item
9232 @samp{+} is used for describing a reservation described by the first
9233 regular expression @strong{and} a reservation described by the
9234 second regular expression @strong{and} etc.
9236 @item
9237 @samp{*} is used for convenience and simply means a sequence in which
9238 the regular expression are repeated @var{number} times with cycle
9239 advancing (see @samp{,}).
9241 @item
9242 @samp{cpu_function_unit_name} denotes reservation of the named
9243 functional unit.
9245 @item
9246 @samp{reservation_name} --- see description of construction
9247 @samp{define_reservation}.
9249 @item
9250 @samp{nothing} denotes no unit reservations.
9251 @end itemize
9253 @findex define_reservation
9254 Sometimes unit reservations for different insns contain common parts.
9255 In such case, you can simplify the pipeline description by describing
9256 the common part by the following construction
9258 @smallexample
9259 (define_reservation @var{reservation-name} @var{regexp})
9260 @end smallexample
9262 @var{reservation-name} is a string giving name of @var{regexp}.
9263 Functional unit names and reservation names are in the same name
9264 space.  So the reservation names should be different from the
9265 functional unit names and can not be the reserved name @samp{nothing}.
9267 @findex define_bypass
9268 @cindex instruction latency time
9269 @cindex data bypass
9270 The following construction is used to describe exceptions in the
9271 latency time for given instruction pair.  This is so called bypasses.
9273 @smallexample
9274 (define_bypass @var{number} @var{out_insn_names} @var{in_insn_names}
9275                [@var{guard}])
9276 @end smallexample
9278 @var{number} defines when the result generated by the instructions
9279 given in string @var{out_insn_names} will be ready for the
9280 instructions given in string @var{in_insn_names}.  Each of these
9281 strings is a comma-separated list of filename-style globs and
9282 they refer to the names of @code{define_insn_reservation}s.
9283 For example:
9284 @smallexample
9285 (define_bypass 1 "cpu1_load_*, cpu1_store_*" "cpu1_load_*")
9286 @end smallexample
9287 defines a bypass between instructions that start with
9288 @samp{cpu1_load_} or @samp{cpu1_store_} and those that start with
9289 @samp{cpu1_load_}.
9291 @var{guard} is an optional string giving the name of a C function which
9292 defines an additional guard for the bypass.  The function will get the
9293 two insns as parameters.  If the function returns zero the bypass will
9294 be ignored for this case.  The additional guard is necessary to
9295 recognize complicated bypasses, e.g.@: when the consumer is only an address
9296 of insn @samp{store} (not a stored value).
9298 If there are more one bypass with the same output and input insns, the
9299 chosen bypass is the first bypass with a guard in description whose
9300 guard function returns nonzero.  If there is no such bypass, then
9301 bypass without the guard function is chosen.
9303 @findex exclusion_set
9304 @findex presence_set
9305 @findex final_presence_set
9306 @findex absence_set
9307 @findex final_absence_set
9308 @cindex VLIW
9309 @cindex RISC
9310 The following five constructions are usually used to describe
9311 @acronym{VLIW} processors, or more precisely, to describe a placement
9312 of small instructions into @acronym{VLIW} instruction slots.  They
9313 can be used for @acronym{RISC} processors, too.
9315 @smallexample
9316 (exclusion_set @var{unit-names} @var{unit-names})
9317 (presence_set @var{unit-names} @var{patterns})
9318 (final_presence_set @var{unit-names} @var{patterns})
9319 (absence_set @var{unit-names} @var{patterns})
9320 (final_absence_set @var{unit-names} @var{patterns})
9321 @end smallexample
9323 @var{unit-names} is a string giving names of functional units
9324 separated by commas.
9326 @var{patterns} is a string giving patterns of functional units
9327 separated by comma.  Currently pattern is one unit or units
9328 separated by white-spaces.
9330 The first construction (@samp{exclusion_set}) means that each
9331 functional unit in the first string can not be reserved simultaneously
9332 with a unit whose name is in the second string and vice versa.  For
9333 example, the construction is useful for describing processors
9334 (e.g.@: some SPARC processors) with a fully pipelined floating point
9335 functional unit which can execute simultaneously only single floating
9336 point insns or only double floating point insns.
9338 The second construction (@samp{presence_set}) means that each
9339 functional unit in the first string can not be reserved unless at
9340 least one of pattern of units whose names are in the second string is
9341 reserved.  This is an asymmetric relation.  For example, it is useful
9342 for description that @acronym{VLIW} @samp{slot1} is reserved after
9343 @samp{slot0} reservation.  We could describe it by the following
9344 construction
9346 @smallexample
9347 (presence_set "slot1" "slot0")
9348 @end smallexample
9350 Or @samp{slot1} is reserved only after @samp{slot0} and unit @samp{b0}
9351 reservation.  In this case we could write
9353 @smallexample
9354 (presence_set "slot1" "slot0 b0")
9355 @end smallexample
9357 The third construction (@samp{final_presence_set}) is analogous to
9358 @samp{presence_set}.  The difference between them is when checking is
9359 done.  When an instruction is issued in given automaton state
9360 reflecting all current and planned unit reservations, the automaton
9361 state is changed.  The first state is a source state, the second one
9362 is a result state.  Checking for @samp{presence_set} is done on the
9363 source state reservation, checking for @samp{final_presence_set} is
9364 done on the result reservation.  This construction is useful to
9365 describe a reservation which is actually two subsequent reservations.
9366 For example, if we use
9368 @smallexample
9369 (presence_set "slot1" "slot0")
9370 @end smallexample
9372 the following insn will be never issued (because @samp{slot1} requires
9373 @samp{slot0} which is absent in the source state).
9375 @smallexample
9376 (define_reservation "insn_and_nop" "slot0 + slot1")
9377 @end smallexample
9379 but it can be issued if we use analogous @samp{final_presence_set}.
9381 The forth construction (@samp{absence_set}) means that each functional
9382 unit in the first string can be reserved only if each pattern of units
9383 whose names are in the second string is not reserved.  This is an
9384 asymmetric relation (actually @samp{exclusion_set} is analogous to
9385 this one but it is symmetric).  For example it might be useful in a
9386 @acronym{VLIW} description to say that @samp{slot0} cannot be reserved
9387 after either @samp{slot1} or @samp{slot2} have been reserved.  This
9388 can be described as:
9390 @smallexample
9391 (absence_set "slot0" "slot1, slot2")
9392 @end smallexample
9394 Or @samp{slot2} can not be reserved if @samp{slot0} and unit @samp{b0}
9395 are reserved or @samp{slot1} and unit @samp{b1} are reserved.  In
9396 this case we could write
9398 @smallexample
9399 (absence_set "slot2" "slot0 b0, slot1 b1")
9400 @end smallexample
9402 All functional units mentioned in a set should belong to the same
9403 automaton.
9405 The last construction (@samp{final_absence_set}) is analogous to
9406 @samp{absence_set} but checking is done on the result (state)
9407 reservation.  See comments for @samp{final_presence_set}.
9409 @findex automata_option
9410 @cindex deterministic finite state automaton
9411 @cindex nondeterministic finite state automaton
9412 @cindex finite state automaton minimization
9413 You can control the generator of the pipeline hazard recognizer with
9414 the following construction.
9416 @smallexample
9417 (automata_option @var{options})
9418 @end smallexample
9420 @var{options} is a string giving options which affect the generated
9421 code.  Currently there are the following options:
9423 @itemize @bullet
9424 @item
9425 @dfn{no-minimization} makes no minimization of the automaton.  This is
9426 only worth to do when we are debugging the description and need to
9427 look more accurately at reservations of states.
9429 @item
9430 @dfn{time} means printing time statistics about the generation of
9431 automata.
9433 @item
9434 @dfn{stats} means printing statistics about the generated automata
9435 such as the number of DFA states, NDFA states and arcs.
9437 @item
9438 @dfn{v} means a generation of the file describing the result automata.
9439 The file has suffix @samp{.dfa} and can be used for the description
9440 verification and debugging.
9442 @item
9443 @dfn{w} means a generation of warning instead of error for
9444 non-critical errors.
9446 @item
9447 @dfn{no-comb-vect} prevents the automaton generator from generating
9448 two data structures and comparing them for space efficiency.  Using
9449 a comb vector to represent transitions may be better, but it can be
9450 very expensive to construct.  This option is useful if the build
9451 process spends an unacceptably long time in genautomata.
9453 @item
9454 @dfn{ndfa} makes nondeterministic finite state automata.  This affects
9455 the treatment of operator @samp{|} in the regular expressions.  The
9456 usual treatment of the operator is to try the first alternative and,
9457 if the reservation is not possible, the second alternative.  The
9458 nondeterministic treatment means trying all alternatives, some of them
9459 may be rejected by reservations in the subsequent insns.
9461 @item
9462 @dfn{collapse-ndfa} modifies the behavior of the generator when
9463 producing an automaton.  An additional state transition to collapse a
9464 nondeterministic @acronym{NDFA} state to a deterministic @acronym{DFA}
9465 state is generated.  It can be triggered by passing @code{const0_rtx} to
9466 state_transition.  In such an automaton, cycle advance transitions are
9467 available only for these collapsed states.  This option is useful for
9468 ports that want to use the @code{ndfa} option, but also want to use
9469 @code{define_query_cpu_unit} to assign units to insns issued in a cycle.
9471 @item
9472 @dfn{progress} means output of a progress bar showing how many states
9473 were generated so far for automaton being processed.  This is useful
9474 during debugging a @acronym{DFA} description.  If you see too many
9475 generated states, you could interrupt the generator of the pipeline
9476 hazard recognizer and try to figure out a reason for generation of the
9477 huge automaton.
9478 @end itemize
9480 As an example, consider a superscalar @acronym{RISC} machine which can
9481 issue three insns (two integer insns and one floating point insn) on
9482 the cycle but can finish only two insns.  To describe this, we define
9483 the following functional units.
9485 @smallexample
9486 (define_cpu_unit "i0_pipeline, i1_pipeline, f_pipeline")
9487 (define_cpu_unit "port0, port1")
9488 @end smallexample
9490 All simple integer insns can be executed in any integer pipeline and
9491 their result is ready in two cycles.  The simple integer insns are
9492 issued into the first pipeline unless it is reserved, otherwise they
9493 are issued into the second pipeline.  Integer division and
9494 multiplication insns can be executed only in the second integer
9495 pipeline and their results are ready correspondingly in 8 and 4
9496 cycles.  The integer division is not pipelined, i.e.@: the subsequent
9497 integer division insn can not be issued until the current division
9498 insn finished.  Floating point insns are fully pipelined and their
9499 results are ready in 3 cycles.  Where the result of a floating point
9500 insn is used by an integer insn, an additional delay of one cycle is
9501 incurred.  To describe all of this we could specify
9503 @smallexample
9504 (define_cpu_unit "div")
9506 (define_insn_reservation "simple" 2 (eq_attr "type" "int")
9507                          "(i0_pipeline | i1_pipeline), (port0 | port1)")
9509 (define_insn_reservation "mult" 4 (eq_attr "type" "mult")
9510                          "i1_pipeline, nothing*2, (port0 | port1)")
9512 (define_insn_reservation "div" 8 (eq_attr "type" "div")
9513                          "i1_pipeline, div*7, div + (port0 | port1)")
9515 (define_insn_reservation "float" 3 (eq_attr "type" "float")
9516                          "f_pipeline, nothing, (port0 | port1))
9518 (define_bypass 4 "float" "simple,mult,div")
9519 @end smallexample
9521 To simplify the description we could describe the following reservation
9523 @smallexample
9524 (define_reservation "finish" "port0|port1")
9525 @end smallexample
9527 and use it in all @code{define_insn_reservation} as in the following
9528 construction
9530 @smallexample
9531 (define_insn_reservation "simple" 2 (eq_attr "type" "int")
9532                          "(i0_pipeline | i1_pipeline), finish")
9533 @end smallexample
9536 @end ifset
9537 @ifset INTERNALS
9538 @node Conditional Execution
9539 @section Conditional Execution
9540 @cindex conditional execution
9541 @cindex predication
9543 A number of architectures provide for some form of conditional
9544 execution, or predication.  The hallmark of this feature is the
9545 ability to nullify most of the instructions in the instruction set.
9546 When the instruction set is large and not entirely symmetric, it
9547 can be quite tedious to describe these forms directly in the
9548 @file{.md} file.  An alternative is the @code{define_cond_exec} template.
9550 @findex define_cond_exec
9551 @smallexample
9552 (define_cond_exec
9553   [@var{predicate-pattern}]
9554   "@var{condition}"
9555   "@var{output-template}"
9556   "@var{optional-insn-attribues}")
9557 @end smallexample
9559 @var{predicate-pattern} is the condition that must be true for the
9560 insn to be executed at runtime and should match a relational operator.
9561 One can use @code{match_operator} to match several relational operators
9562 at once.  Any @code{match_operand} operands must have no more than one
9563 alternative.
9565 @var{condition} is a C expression that must be true for the generated
9566 pattern to match.
9568 @findex current_insn_predicate
9569 @var{output-template} is a string similar to the @code{define_insn}
9570 output template (@pxref{Output Template}), except that the @samp{*}
9571 and @samp{@@} special cases do not apply.  This is only useful if the
9572 assembly text for the predicate is a simple prefix to the main insn.
9573 In order to handle the general case, there is a global variable
9574 @code{current_insn_predicate} that will contain the entire predicate
9575 if the current insn is predicated, and will otherwise be @code{NULL}.
9577 @var{optional-insn-attributes} is an optional vector of attributes that gets
9578 appended to the insn attributes of the produced cond_exec rtx. It can
9579 be used to add some distinguishing attribute to cond_exec rtxs produced
9580 that way. An example usage would be to use this attribute in conjunction
9581 with attributes on the main pattern to disable particular alternatives under
9582 certain conditions.
9584 When @code{define_cond_exec} is used, an implicit reference to
9585 the @code{predicable} instruction attribute is made.
9586 @xref{Insn Attributes}.  This attribute must be a boolean (i.e.@: have
9587 exactly two elements in its @var{list-of-values}), with the possible
9588 values being @code{no} and @code{yes}.  The default and all uses in
9589 the insns must be a simple constant, not a complex expressions.  It
9590 may, however, depend on the alternative, by using a comma-separated
9591 list of values.  If that is the case, the port should also define an
9592 @code{enabled} attribute (@pxref{Disable Insn Alternatives}), which
9593 should also allow only @code{no} and @code{yes} as its values.
9595 For each @code{define_insn} for which the @code{predicable}
9596 attribute is true, a new @code{define_insn} pattern will be
9597 generated that matches a predicated version of the instruction.
9598 For example,
9600 @smallexample
9601 (define_insn "addsi"
9602   [(set (match_operand:SI 0 "register_operand" "r")
9603         (plus:SI (match_operand:SI 1 "register_operand" "r")
9604                  (match_operand:SI 2 "register_operand" "r")))]
9605   "@var{test1}"
9606   "add %2,%1,%0")
9608 (define_cond_exec
9609   [(ne (match_operand:CC 0 "register_operand" "c")
9610        (const_int 0))]
9611   "@var{test2}"
9612   "(%0)")
9613 @end smallexample
9615 @noindent
9616 generates a new pattern
9618 @smallexample
9619 (define_insn ""
9620   [(cond_exec
9621      (ne (match_operand:CC 3 "register_operand" "c") (const_int 0))
9622      (set (match_operand:SI 0 "register_operand" "r")
9623           (plus:SI (match_operand:SI 1 "register_operand" "r")
9624                    (match_operand:SI 2 "register_operand" "r"))))]
9625   "(@var{test2}) && (@var{test1})"
9626   "(%3) add %2,%1,%0")
9627 @end smallexample
9629 @end ifset
9630 @ifset INTERNALS
9631 @node Define Subst
9632 @section RTL Templates Transformations
9633 @cindex define_subst
9635 For some hardware architectures there are common cases when the RTL
9636 templates for the instructions can be derived from the other RTL
9637 templates using simple transformations.  E.g., @file{i386.md} contains
9638 an RTL template for the ordinary @code{sub} instruction---
9639 @code{*subsi_1}, and for the @code{sub} instruction with subsequent
9640 zero-extension---@code{*subsi_1_zext}.  Such cases can be easily
9641 implemented by a single meta-template capable of generating a modified
9642 case based on the initial one:
9644 @findex define_subst
9645 @smallexample
9646 (define_subst "@var{name}"
9647   [@var{input-template}]
9648   "@var{condition}"
9649   [@var{output-template}])
9650 @end smallexample
9651 @var{input-template} is a pattern describing the source RTL template,
9652 which will be transformed.
9654 @var{condition} is a C expression that is conjunct with the condition
9655 from the input-template to generate a condition to be used in the
9656 output-template.
9658 @var{output-template} is a pattern that will be used in the resulting
9659 template.
9661 @code{define_subst} mechanism is tightly coupled with the notion of the
9662 subst attribute (@pxref{Subst Iterators}).  The use of
9663 @code{define_subst} is triggered by a reference to a subst attribute in
9664 the transforming RTL template.  This reference initiates duplication of
9665 the source RTL template and substitution of the attributes with their
9666 values.  The source RTL template is left unchanged, while the copy is
9667 transformed by @code{define_subst}.  This transformation can fail in the
9668 case when the source RTL template is not matched against the
9669 input-template of the @code{define_subst}.  In such case the copy is
9670 deleted.
9672 @code{define_subst} can be used only in @code{define_insn} and
9673 @code{define_expand}, it cannot be used in other expressions (e.g. in
9674 @code{define_insn_and_split}).
9676 @menu
9677 * Define Subst Example::            Example of @code{define_subst} work.
9678 * Define Subst Pattern Matching::   Process of template comparison.
9679 * Define Subst Output Template::    Generation of output template.
9680 @end menu
9682 @node Define Subst Example
9683 @subsection @code{define_subst} Example
9684 @cindex define_subst
9686 To illustrate how @code{define_subst} works, let us examine a simple
9687 template transformation.
9689 Suppose there are two kinds of instructions: one that touches flags and
9690 the other that does not.  The instructions of the second type could be
9691 generated with the following @code{define_subst}:
9693 @smallexample
9694 (define_subst "add_clobber_subst"
9695   [(set (match_operand:SI 0 "" "")
9696         (match_operand:SI 1 "" ""))]
9697   ""
9698   [(set (match_dup 0)
9699         (match_dup 1))
9700    (clobber (reg:CC FLAGS_REG))]
9701 @end smallexample
9703 This @code{define_subst} can be applied to any RTL pattern containing
9704 @code{set} of mode SI and generates a copy with clobber when it is
9705 applied.
9707 Assume there is an RTL template for a @code{max} instruction to be used
9708 in @code{define_subst} mentioned above:
9710 @smallexample
9711 (define_insn "maxsi"
9712   [(set (match_operand:SI 0 "register_operand" "=r")
9713         (max:SI
9714           (match_operand:SI 1 "register_operand" "r")
9715           (match_operand:SI 2 "register_operand" "r")))]
9716   ""
9717   "max\t@{%2, %1, %0|%0, %1, %2@}"
9718  [@dots{}])
9719 @end smallexample
9721 To mark the RTL template for @code{define_subst} application,
9722 subst-attributes are used.  They should be declared in advance:
9724 @smallexample
9725 (define_subst_attr "add_clobber_name" "add_clobber_subst" "_noclobber" "_clobber")
9726 @end smallexample
9728 Here @samp{add_clobber_name} is the attribute name,
9729 @samp{add_clobber_subst} is the name of the corresponding
9730 @code{define_subst}, the third argument (@samp{_noclobber}) is the
9731 attribute value that would be substituted into the unchanged version of
9732 the source RTL template, and the last argument (@samp{_clobber}) is the
9733 value that would be substituted into the second, transformed,
9734 version of the RTL template.
9736 Once the subst-attribute has been defined, it should be used in RTL
9737 templates which need to be processed by the @code{define_subst}.  So,
9738 the original RTL template should be changed:
9740 @smallexample
9741 (define_insn "maxsi<add_clobber_name>"
9742   [(set (match_operand:SI 0 "register_operand" "=r")
9743         (max:SI
9744           (match_operand:SI 1 "register_operand" "r")
9745           (match_operand:SI 2 "register_operand" "r")))]
9746   ""
9747   "max\t@{%2, %1, %0|%0, %1, %2@}"
9748  [@dots{}])
9749 @end smallexample
9751 The result of the @code{define_subst} usage would look like the following:
9753 @smallexample
9754 (define_insn "maxsi_noclobber"
9755   [(set (match_operand:SI 0 "register_operand" "=r")
9756         (max:SI
9757           (match_operand:SI 1 "register_operand" "r")
9758           (match_operand:SI 2 "register_operand" "r")))]
9759   ""
9760   "max\t@{%2, %1, %0|%0, %1, %2@}"
9761  [@dots{}])
9762 (define_insn "maxsi_clobber"
9763   [(set (match_operand:SI 0 "register_operand" "=r")
9764         (max:SI
9765           (match_operand:SI 1 "register_operand" "r")
9766           (match_operand:SI 2 "register_operand" "r")))
9767    (clobber (reg:CC FLAGS_REG))]
9768   ""
9769   "max\t@{%2, %1, %0|%0, %1, %2@}"
9770  [@dots{}])
9771 @end smallexample
9773 @node Define Subst Pattern Matching
9774 @subsection Pattern Matching in @code{define_subst}
9775 @cindex define_subst
9777 All expressions, allowed in @code{define_insn} or @code{define_expand},
9778 are allowed in the input-template of @code{define_subst}, except
9779 @code{match_par_dup}, @code{match_scratch}, @code{match_parallel}. The
9780 meanings of expressions in the input-template were changed:
9782 @code{match_operand} matches any expression (possibly, a subtree in
9783 RTL-template), if modes of the @code{match_operand} and this expression
9784 are the same, or mode of the @code{match_operand} is @code{VOIDmode}, or
9785 this expression is @code{match_dup}, @code{match_op_dup}.  If the
9786 expression is @code{match_operand} too, and predicate of
9787 @code{match_operand} from the input pattern is not empty, then the
9788 predicates are compared.  That can be used for more accurate filtering
9789 of accepted RTL-templates.
9791 @code{match_operator} matches common operators (like @code{plus},
9792 @code{minus}), @code{unspec}, @code{unspec_volatile} operators and
9793 @code{match_operator}s from the original pattern if the modes match and
9794 @code{match_operator} from the input pattern has the same number of
9795 operands as the operator from the original pattern.
9797 @node Define Subst Output Template
9798 @subsection Generation of output template in @code{define_subst}
9799 @cindex define_subst
9801 If all necessary checks for @code{define_subst} application pass, a new
9802 RTL-pattern, based on the output-template, is created to replace the old
9803 template.  Like in input-patterns, meanings of some RTL expressions are
9804 changed when they are used in output-patterns of a @code{define_subst}.
9805 Thus, @code{match_dup} is used for copying the whole expression from the
9806 original pattern, which matched corresponding @code{match_operand} from
9807 the input pattern.
9809 @code{match_dup N} is used in the output template to be replaced with
9810 the expression from the original pattern, which matched
9811 @code{match_operand N} from the input pattern.  As a consequence,
9812 @code{match_dup} cannot be used to point to @code{match_operand}s from
9813 the output pattern, it should always refer to a @code{match_operand}
9814 from the input pattern.
9816 In the output template one can refer to the expressions from the
9817 original pattern and create new ones.  For instance, some operands could
9818 be added by means of standard @code{match_operand}.
9820 After replacing @code{match_dup} with some RTL-subtree from the original
9821 pattern, it could happen that several @code{match_operand}s in the
9822 output pattern have the same indexes.  It is unknown, how many and what
9823 indexes would be used in the expression which would replace
9824 @code{match_dup}, so such conflicts in indexes are inevitable.  To
9825 overcome this issue, @code{match_operands} and @code{match_operators},
9826 which were introduced into the output pattern, are renumerated when all
9827 @code{match_dup}s are replaced.
9829 Number of alternatives in @code{match_operand}s introduced into the
9830 output template @code{M} could differ from the number of alternatives in
9831 the original pattern @code{N}, so in the resultant pattern there would
9832 be @code{N*M} alternatives.  Thus, constraints from the original pattern
9833 would be duplicated @code{N} times, constraints from the output pattern
9834 would be duplicated @code{M} times, producing all possible combinations.
9835 @end ifset
9837 @ifset INTERNALS
9838 @node Constant Definitions
9839 @section Constant Definitions
9840 @cindex constant definitions
9841 @findex define_constants
9843 Using literal constants inside instruction patterns reduces legibility and
9844 can be a maintenance problem.
9846 To overcome this problem, you may use the @code{define_constants}
9847 expression.  It contains a vector of name-value pairs.  From that
9848 point on, wherever any of the names appears in the MD file, it is as
9849 if the corresponding value had been written instead.  You may use
9850 @code{define_constants} multiple times; each appearance adds more
9851 constants to the table.  It is an error to redefine a constant with
9852 a different value.
9854 To come back to the a29k load multiple example, instead of
9856 @smallexample
9857 (define_insn ""
9858   [(match_parallel 0 "load_multiple_operation"
9859      [(set (match_operand:SI 1 "gpc_reg_operand" "=r")
9860            (match_operand:SI 2 "memory_operand" "m"))
9861       (use (reg:SI 179))
9862       (clobber (reg:SI 179))])]
9863   ""
9864   "loadm 0,0,%1,%2")
9865 @end smallexample
9867 You could write:
9869 @smallexample
9870 (define_constants [
9871     (R_BP 177)
9872     (R_FC 178)
9873     (R_CR 179)
9874     (R_Q  180)
9877 (define_insn ""
9878   [(match_parallel 0 "load_multiple_operation"
9879      [(set (match_operand:SI 1 "gpc_reg_operand" "=r")
9880            (match_operand:SI 2 "memory_operand" "m"))
9881       (use (reg:SI R_CR))
9882       (clobber (reg:SI R_CR))])]
9883   ""
9884   "loadm 0,0,%1,%2")
9885 @end smallexample
9887 The constants that are defined with a define_constant are also output
9888 in the insn-codes.h header file as #defines.
9890 @cindex enumerations
9891 @findex define_c_enum
9892 You can also use the machine description file to define enumerations.
9893 Like the constants defined by @code{define_constant}, these enumerations
9894 are visible to both the machine description file and the main C code.
9896 The syntax is as follows:
9898 @smallexample
9899 (define_c_enum "@var{name}" [
9900   @var{value0}
9901   @var{value1}
9902   @dots{}
9903   @var{valuen}
9905 @end smallexample
9907 This definition causes the equivalent of the following C code to appear
9908 in @file{insn-constants.h}:
9910 @smallexample
9911 enum @var{name} @{
9912   @var{value0} = 0,
9913   @var{value1} = 1,
9914   @dots{}
9915   @var{valuen} = @var{n}
9917 #define NUM_@var{cname}_VALUES (@var{n} + 1)
9918 @end smallexample
9920 where @var{cname} is the capitalized form of @var{name}.
9921 It also makes each @var{valuei} available in the machine description
9922 file, just as if it had been declared with:
9924 @smallexample
9925 (define_constants [(@var{valuei} @var{i})])
9926 @end smallexample
9928 Each @var{valuei} is usually an upper-case identifier and usually
9929 begins with @var{cname}.
9931 You can split the enumeration definition into as many statements as
9932 you like.  The above example is directly equivalent to:
9934 @smallexample
9935 (define_c_enum "@var{name}" [@var{value0}])
9936 (define_c_enum "@var{name}" [@var{value1}])
9937 @dots{}
9938 (define_c_enum "@var{name}" [@var{valuen}])
9939 @end smallexample
9941 Splitting the enumeration helps to improve the modularity of each
9942 individual @code{.md} file.  For example, if a port defines its
9943 synchronization instructions in a separate @file{sync.md} file,
9944 it is convenient to define all synchronization-specific enumeration
9945 values in @file{sync.md} rather than in the main @file{.md} file.
9947 Some enumeration names have special significance to GCC:
9949 @table @code
9950 @item unspecv
9951 @findex unspec_volatile
9952 If an enumeration called @code{unspecv} is defined, GCC will use it
9953 when printing out @code{unspec_volatile} expressions.  For example:
9955 @smallexample
9956 (define_c_enum "unspecv" [
9957   UNSPECV_BLOCKAGE
9959 @end smallexample
9961 causes GCC to print @samp{(unspec_volatile @dots{} 0)} as:
9963 @smallexample
9964 (unspec_volatile ... UNSPECV_BLOCKAGE)
9965 @end smallexample
9967 @item unspec
9968 @findex unspec
9969 If an enumeration called @code{unspec} is defined, GCC will use
9970 it when printing out @code{unspec} expressions.  GCC will also use
9971 it when printing out @code{unspec_volatile} expressions unless an
9972 @code{unspecv} enumeration is also defined.  You can therefore
9973 decide whether to keep separate enumerations for volatile and
9974 non-volatile expressions or whether to use the same enumeration
9975 for both.
9976 @end table
9978 @findex define_enum
9979 @anchor{define_enum}
9980 Another way of defining an enumeration is to use @code{define_enum}:
9982 @smallexample
9983 (define_enum "@var{name}" [
9984   @var{value0}
9985   @var{value1}
9986   @dots{}
9987   @var{valuen}
9989 @end smallexample
9991 This directive implies:
9993 @smallexample
9994 (define_c_enum "@var{name}" [
9995   @var{cname}_@var{cvalue0}
9996   @var{cname}_@var{cvalue1}
9997   @dots{}
9998   @var{cname}_@var{cvaluen}
10000 @end smallexample
10002 @findex define_enum_attr
10003 where @var{cvaluei} is the capitalized form of @var{valuei}.
10004 However, unlike @code{define_c_enum}, the enumerations defined
10005 by @code{define_enum} can be used in attribute specifications
10006 (@pxref{define_enum_attr}).
10007 @end ifset
10008 @ifset INTERNALS
10009 @node Iterators
10010 @section Iterators
10011 @cindex iterators in @file{.md} files
10013 Ports often need to define similar patterns for more than one machine
10014 mode or for more than one rtx code.  GCC provides some simple iterator
10015 facilities to make this process easier.
10017 @menu
10018 * Mode Iterators::         Generating variations of patterns for different modes.
10019 * Code Iterators::         Doing the same for codes.
10020 * Int Iterators::          Doing the same for integers.
10021 * Subst Iterators::        Generating variations of patterns for define_subst.
10022 @end menu
10024 @node Mode Iterators
10025 @subsection Mode Iterators
10026 @cindex mode iterators in @file{.md} files
10028 Ports often need to define similar patterns for two or more different modes.
10029 For example:
10031 @itemize @bullet
10032 @item
10033 If a processor has hardware support for both single and double
10034 floating-point arithmetic, the @code{SFmode} patterns tend to be
10035 very similar to the @code{DFmode} ones.
10037 @item
10038 If a port uses @code{SImode} pointers in one configuration and
10039 @code{DImode} pointers in another, it will usually have very similar
10040 @code{SImode} and @code{DImode} patterns for manipulating pointers.
10041 @end itemize
10043 Mode iterators allow several patterns to be instantiated from one
10044 @file{.md} file template.  They can be used with any type of
10045 rtx-based construct, such as a @code{define_insn},
10046 @code{define_split}, or @code{define_peephole2}.
10048 @menu
10049 * Defining Mode Iterators:: Defining a new mode iterator.
10050 * Substitutions::           Combining mode iterators with substitutions
10051 * Examples::                Examples
10052 @end menu
10054 @node Defining Mode Iterators
10055 @subsubsection Defining Mode Iterators
10056 @findex define_mode_iterator
10058 The syntax for defining a mode iterator is:
10060 @smallexample
10061 (define_mode_iterator @var{name} [(@var{mode1} "@var{cond1}") @dots{} (@var{moden} "@var{condn}")])
10062 @end smallexample
10064 This allows subsequent @file{.md} file constructs to use the mode suffix
10065 @code{:@var{name}}.  Every construct that does so will be expanded
10066 @var{n} times, once with every use of @code{:@var{name}} replaced by
10067 @code{:@var{mode1}}, once with every use replaced by @code{:@var{mode2}},
10068 and so on.  In the expansion for a particular @var{modei}, every
10069 C condition will also require that @var{condi} be true.
10071 For example:
10073 @smallexample
10074 (define_mode_iterator P [(SI "Pmode == SImode") (DI "Pmode == DImode")])
10075 @end smallexample
10077 defines a new mode suffix @code{:P}.  Every construct that uses
10078 @code{:P} will be expanded twice, once with every @code{:P} replaced
10079 by @code{:SI} and once with every @code{:P} replaced by @code{:DI}.
10080 The @code{:SI} version will only apply if @code{Pmode == SImode} and
10081 the @code{:DI} version will only apply if @code{Pmode == DImode}.
10083 As with other @file{.md} conditions, an empty string is treated
10084 as ``always true''.  @code{(@var{mode} "")} can also be abbreviated
10085 to @code{@var{mode}}.  For example:
10087 @smallexample
10088 (define_mode_iterator GPR [SI (DI "TARGET_64BIT")])
10089 @end smallexample
10091 means that the @code{:DI} expansion only applies if @code{TARGET_64BIT}
10092 but that the @code{:SI} expansion has no such constraint.
10094 Iterators are applied in the order they are defined.  This can be
10095 significant if two iterators are used in a construct that requires
10096 substitutions.  @xref{Substitutions}.
10098 @node Substitutions
10099 @subsubsection Substitution in Mode Iterators
10100 @findex define_mode_attr
10102 If an @file{.md} file construct uses mode iterators, each version of the
10103 construct will often need slightly different strings or modes.  For
10104 example:
10106 @itemize @bullet
10107 @item
10108 When a @code{define_expand} defines several @code{add@var{m}3} patterns
10109 (@pxref{Standard Names}), each expander will need to use the
10110 appropriate mode name for @var{m}.
10112 @item
10113 When a @code{define_insn} defines several instruction patterns,
10114 each instruction will often use a different assembler mnemonic.
10116 @item
10117 When a @code{define_insn} requires operands with different modes,
10118 using an iterator for one of the operand modes usually requires a specific
10119 mode for the other operand(s).
10120 @end itemize
10122 GCC supports such variations through a system of ``mode attributes''.
10123 There are two standard attributes: @code{mode}, which is the name of
10124 the mode in lower case, and @code{MODE}, which is the same thing in
10125 upper case.  You can define other attributes using:
10127 @smallexample
10128 (define_mode_attr @var{name} [(@var{mode1} "@var{value1}") @dots{} (@var{moden} "@var{valuen}")])
10129 @end smallexample
10131 where @var{name} is the name of the attribute and @var{valuei}
10132 is the value associated with @var{modei}.
10134 When GCC replaces some @var{:iterator} with @var{:mode}, it will scan
10135 each string and mode in the pattern for sequences of the form
10136 @code{<@var{iterator}:@var{attr}>}, where @var{attr} is the name of a
10137 mode attribute.  If the attribute is defined for @var{mode}, the whole
10138 @code{<@dots{}>} sequence will be replaced by the appropriate attribute
10139 value.
10141 For example, suppose an @file{.md} file has:
10143 @smallexample
10144 (define_mode_iterator P [(SI "Pmode == SImode") (DI "Pmode == DImode")])
10145 (define_mode_attr load [(SI "lw") (DI "ld")])
10146 @end smallexample
10148 If one of the patterns that uses @code{:P} contains the string
10149 @code{"<P:load>\t%0,%1"}, the @code{SI} version of that pattern
10150 will use @code{"lw\t%0,%1"} and the @code{DI} version will use
10151 @code{"ld\t%0,%1"}.
10153 Here is an example of using an attribute for a mode:
10155 @smallexample
10156 (define_mode_iterator LONG [SI DI])
10157 (define_mode_attr SHORT [(SI "HI") (DI "SI")])
10158 (define_insn @dots{}
10159   (sign_extend:LONG (match_operand:<LONG:SHORT> @dots{})) @dots{})
10160 @end smallexample
10162 The @code{@var{iterator}:} prefix may be omitted, in which case the
10163 substitution will be attempted for every iterator expansion.
10165 @node Examples
10166 @subsubsection Mode Iterator Examples
10168 Here is an example from the MIPS port.  It defines the following
10169 modes and attributes (among others):
10171 @smallexample
10172 (define_mode_iterator GPR [SI (DI "TARGET_64BIT")])
10173 (define_mode_attr d [(SI "") (DI "d")])
10174 @end smallexample
10176 and uses the following template to define both @code{subsi3}
10177 and @code{subdi3}:
10179 @smallexample
10180 (define_insn "sub<mode>3"
10181   [(set (match_operand:GPR 0 "register_operand" "=d")
10182         (minus:GPR (match_operand:GPR 1 "register_operand" "d")
10183                    (match_operand:GPR 2 "register_operand" "d")))]
10184   ""
10185   "<d>subu\t%0,%1,%2"
10186   [(set_attr "type" "arith")
10187    (set_attr "mode" "<MODE>")])
10188 @end smallexample
10190 This is exactly equivalent to:
10192 @smallexample
10193 (define_insn "subsi3"
10194   [(set (match_operand:SI 0 "register_operand" "=d")
10195         (minus:SI (match_operand:SI 1 "register_operand" "d")
10196                   (match_operand:SI 2 "register_operand" "d")))]
10197   ""
10198   "subu\t%0,%1,%2"
10199   [(set_attr "type" "arith")
10200    (set_attr "mode" "SI")])
10202 (define_insn "subdi3"
10203   [(set (match_operand:DI 0 "register_operand" "=d")
10204         (minus:DI (match_operand:DI 1 "register_operand" "d")
10205                   (match_operand:DI 2 "register_operand" "d")))]
10206   ""
10207   "dsubu\t%0,%1,%2"
10208   [(set_attr "type" "arith")
10209    (set_attr "mode" "DI")])
10210 @end smallexample
10212 @node Code Iterators
10213 @subsection Code Iterators
10214 @cindex code iterators in @file{.md} files
10215 @findex define_code_iterator
10216 @findex define_code_attr
10218 Code iterators operate in a similar way to mode iterators.  @xref{Mode Iterators}.
10220 The construct:
10222 @smallexample
10223 (define_code_iterator @var{name} [(@var{code1} "@var{cond1}") @dots{} (@var{coden} "@var{condn}")])
10224 @end smallexample
10226 defines a pseudo rtx code @var{name} that can be instantiated as
10227 @var{codei} if condition @var{condi} is true.  Each @var{codei}
10228 must have the same rtx format.  @xref{RTL Classes}.
10230 As with mode iterators, each pattern that uses @var{name} will be
10231 expanded @var{n} times, once with all uses of @var{name} replaced by
10232 @var{code1}, once with all uses replaced by @var{code2}, and so on.
10233 @xref{Defining Mode Iterators}.
10235 It is possible to define attributes for codes as well as for modes.
10236 There are two standard code attributes: @code{code}, the name of the
10237 code in lower case, and @code{CODE}, the name of the code in upper case.
10238 Other attributes are defined using:
10240 @smallexample
10241 (define_code_attr @var{name} [(@var{code1} "@var{value1}") @dots{} (@var{coden} "@var{valuen}")])
10242 @end smallexample
10244 Here's an example of code iterators in action, taken from the MIPS port:
10246 @smallexample
10247 (define_code_iterator any_cond [unordered ordered unlt unge uneq ltgt unle ungt
10248                                 eq ne gt ge lt le gtu geu ltu leu])
10250 (define_expand "b<code>"
10251   [(set (pc)
10252         (if_then_else (any_cond:CC (cc0)
10253                                    (const_int 0))
10254                       (label_ref (match_operand 0 ""))
10255                       (pc)))]
10256   ""
10258   gen_conditional_branch (operands, <CODE>);
10259   DONE;
10261 @end smallexample
10263 This is equivalent to:
10265 @smallexample
10266 (define_expand "bunordered"
10267   [(set (pc)
10268         (if_then_else (unordered:CC (cc0)
10269                                     (const_int 0))
10270                       (label_ref (match_operand 0 ""))
10271                       (pc)))]
10272   ""
10274   gen_conditional_branch (operands, UNORDERED);
10275   DONE;
10278 (define_expand "bordered"
10279   [(set (pc)
10280         (if_then_else (ordered:CC (cc0)
10281                                   (const_int 0))
10282                       (label_ref (match_operand 0 ""))
10283                       (pc)))]
10284   ""
10286   gen_conditional_branch (operands, ORDERED);
10287   DONE;
10290 @dots{}
10291 @end smallexample
10293 @node Int Iterators
10294 @subsection Int Iterators
10295 @cindex int iterators in @file{.md} files
10296 @findex define_int_iterator
10297 @findex define_int_attr
10299 Int iterators operate in a similar way to code iterators.  @xref{Code Iterators}.
10301 The construct:
10303 @smallexample
10304 (define_int_iterator @var{name} [(@var{int1} "@var{cond1}") @dots{} (@var{intn} "@var{condn}")])
10305 @end smallexample
10307 defines a pseudo integer constant @var{name} that can be instantiated as
10308 @var{inti} if condition @var{condi} is true.  Each @var{int}
10309 must have the same rtx format.  @xref{RTL Classes}. Int iterators can appear
10310 in only those rtx fields that have 'i' as the specifier. This means that
10311 each @var{int} has to be a constant defined using define_constant or
10312 define_c_enum.
10314 As with mode and code iterators, each pattern that uses @var{name} will be
10315 expanded @var{n} times, once with all uses of @var{name} replaced by
10316 @var{int1}, once with all uses replaced by @var{int2}, and so on.
10317 @xref{Defining Mode Iterators}.
10319 It is possible to define attributes for ints as well as for codes and modes.
10320 Attributes are defined using:
10322 @smallexample
10323 (define_int_attr @var{name} [(@var{int1} "@var{value1}") @dots{} (@var{intn} "@var{valuen}")])
10324 @end smallexample
10326 Here's an example of int iterators in action, taken from the ARM port:
10328 @smallexample
10329 (define_int_iterator QABSNEG [UNSPEC_VQABS UNSPEC_VQNEG])
10331 (define_int_attr absneg [(UNSPEC_VQABS "abs") (UNSPEC_VQNEG "neg")])
10333 (define_insn "neon_vq<absneg><mode>"
10334   [(set (match_operand:VDQIW 0 "s_register_operand" "=w")
10335         (unspec:VDQIW [(match_operand:VDQIW 1 "s_register_operand" "w")
10336                        (match_operand:SI 2 "immediate_operand" "i")]
10337                       QABSNEG))]
10338   "TARGET_NEON"
10339   "vq<absneg>.<V_s_elem>\t%<V_reg>0, %<V_reg>1"
10340   [(set_attr "type" "neon_vqneg_vqabs")]
10343 @end smallexample
10345 This is equivalent to:
10347 @smallexample
10348 (define_insn "neon_vqabs<mode>"
10349   [(set (match_operand:VDQIW 0 "s_register_operand" "=w")
10350         (unspec:VDQIW [(match_operand:VDQIW 1 "s_register_operand" "w")
10351                        (match_operand:SI 2 "immediate_operand" "i")]
10352                       UNSPEC_VQABS))]
10353   "TARGET_NEON"
10354   "vqabs.<V_s_elem>\t%<V_reg>0, %<V_reg>1"
10355   [(set_attr "type" "neon_vqneg_vqabs")]
10358 (define_insn "neon_vqneg<mode>"
10359   [(set (match_operand:VDQIW 0 "s_register_operand" "=w")
10360         (unspec:VDQIW [(match_operand:VDQIW 1 "s_register_operand" "w")
10361                        (match_operand:SI 2 "immediate_operand" "i")]
10362                       UNSPEC_VQNEG))]
10363   "TARGET_NEON"
10364   "vqneg.<V_s_elem>\t%<V_reg>0, %<V_reg>1"
10365   [(set_attr "type" "neon_vqneg_vqabs")]
10368 @end smallexample
10370 @node Subst Iterators
10371 @subsection Subst Iterators
10372 @cindex subst iterators in @file{.md} files
10373 @findex define_subst
10374 @findex define_subst_attr
10376 Subst iterators are special type of iterators with the following
10377 restrictions: they could not be declared explicitly, they always have
10378 only two values, and they do not have explicit dedicated name.
10379 Subst-iterators are triggered only when corresponding subst-attribute is
10380 used in RTL-pattern.
10382 Subst iterators transform templates in the following way: the templates
10383 are duplicated, the subst-attributes in these templates are replaced
10384 with the corresponding values, and a new attribute is implicitly added
10385 to the given @code{define_insn}/@code{define_expand}.  The name of the
10386 added attribute matches the name of @code{define_subst}.  Such
10387 attributes are declared implicitly, and it is not allowed to have a
10388 @code{define_attr} named as a @code{define_subst}.
10390 Each subst iterator is linked to a @code{define_subst}.  It is declared
10391 implicitly by the first appearance of the corresponding
10392 @code{define_subst_attr}, and it is not allowed to define it explicitly.
10394 Declarations of subst-attributes have the following syntax:
10396 @findex define_subst_attr
10397 @smallexample
10398 (define_subst_attr "@var{name}"
10399   "@var{subst-name}"
10400   "@var{no-subst-value}"
10401   "@var{subst-applied-value}")
10402 @end smallexample
10404 @var{name} is a string with which the given subst-attribute could be
10405 referred to.
10407 @var{subst-name} shows which @code{define_subst} should be applied to an
10408 RTL-template if the given subst-attribute is present in the
10409 RTL-template.
10411 @var{no-subst-value} is a value with which subst-attribute would be
10412 replaced in the first copy of the original RTL-template.
10414 @var{subst-applied-value} is a value with which subst-attribute would be
10415 replaced in the second copy of the original RTL-template.
10417 @end ifset