lib/Target/ARM/ARMInstrMVE.td

   1 //===-- ARMInstrMVE.td - MVE support for ARM ---------------*- tablegen -*-===//
   2 //
   3 // Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions.
   4 // See https://llvm.org/LICENSE.txt for license information.
   5 // SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception
   6 //
   7 //===----------------------------------------------------------------------===//
   8 //
   9 // This file describes the ARM MVE instruction set.
  10 //
  11 //===----------------------------------------------------------------------===//
  12
  13 class ExpandImmAsmOp<string shift> : AsmOperandClass {
  14   let Name = !strconcat("ExpandImm", shift);
  15   let PredicateMethod = !strconcat("isExpImm<", shift, ">");
  16   let RenderMethod = "addImmOperands";
  17 }
  18 class InvertedExpandImmAsmOp<string shift, string size> : AsmOperandClass {
  19   let Name = !strconcat("InvertedExpandImm", shift, "_", size);
  20   let PredicateMethod = !strconcat("isInvertedExpImm<", shift, ",", size, ">");
  21   let RenderMethod = "addImmOperands";
  22 }
  23
  24 class ExpandImm<string shift> : Operand<i32> {
  25   let ParserMatchClass = ExpandImmAsmOp<shift>;
  26   let EncoderMethod = !strconcat("getExpandedImmOpValue<",shift,",false>");
  27   let DecoderMethod = !strconcat("DecodeExpandedImmOperand<",shift,">");
  28   let PrintMethod = "printExpandedImmOperand";
  29 }
  30 class InvertedExpandImm<string shift, string size> : Operand<i32> {
  31   let ParserMatchClass = InvertedExpandImmAsmOp<shift, size>;
  32   let EncoderMethod = !strconcat("getExpandedImmOpValue<",shift,",true>");
  33   let PrintMethod = "printExpandedImmOperand";
  34   // No decoder method needed, because this operand type is only used
  35   // by aliases (VAND and VORN)
  36 }
  37
  38 def expzero00 : ExpandImm<"0">;
  39 def expzero08 : ExpandImm<"8">;
  40 def expzero16 : ExpandImm<"16">;
  41 def expzero24 : ExpandImm<"24">;
  42
  43 def expzero00inv16 : InvertedExpandImm<"0", "16">;
  44 def expzero08inv16 : InvertedExpandImm<"8", "16">;
  45
  46 def expzero00inv32 : InvertedExpandImm<"0", "32">;
  47 def expzero08inv32 : InvertedExpandImm<"8", "32">;
  48 def expzero16inv32 : InvertedExpandImm<"16", "32">;
  49 def expzero24inv32 : InvertedExpandImm<"24", "32">;
  50
  51 // VPT condition mask
  52 def vpt_mask : Operand<i32> {
  53   let PrintMethod = "printVPTMask";
  54   let ParserMatchClass = it_mask_asmoperand;
  55   let EncoderMethod = "getVPTMaskOpValue";
  56   let DecoderMethod = "DecodeVPTMaskOperand";
  57 }
  58
  59 // VPT/VCMP restricted predicate for sign invariant types
  60 def pred_restricted_i_asmoperand : AsmOperandClass {
  61   let Name = "CondCodeRestrictedI";
  62   let RenderMethod = "addITCondCodeOperands";
  63   let PredicateMethod = "isITCondCodeRestrictedI";
  64   let ParserMethod = "parseITCondCode";
  65   let DiagnosticString = "condition code for sign-independent integer "#
  66                          "comparison must be EQ or NE";
  67 }
  68
  69 // VPT/VCMP restricted predicate for signed types
  70 def pred_restricted_s_asmoperand : AsmOperandClass {
  71   let Name = "CondCodeRestrictedS";
  72   let RenderMethod = "addITCondCodeOperands";
  73   let PredicateMethod = "isITCondCodeRestrictedS";
  74   let ParserMethod = "parseITCondCode";
  75   let DiagnosticString = "condition code for signed integer "#
  76                          "comparison must be EQ, NE, LT, GT, LE or GE";
  77 }
  78
  79 // VPT/VCMP restricted predicate for unsigned types
  80 def pred_restricted_u_asmoperand : AsmOperandClass {
  81   let Name = "CondCodeRestrictedU";
  82   let RenderMethod = "addITCondCodeOperands";
  83   let PredicateMethod = "isITCondCodeRestrictedU";
  84   let ParserMethod = "parseITCondCode";
  85   let DiagnosticString = "condition code for unsigned integer "#
  86                          "comparison must be EQ, NE, HS or HI";
  87 }
  88
  89 // VPT/VCMP restricted predicate for floating point
  90 def pred_restricted_fp_asmoperand : AsmOperandClass {
  91   let Name = "CondCodeRestrictedFP";
  92   let RenderMethod = "addITCondCodeOperands";
  93   let PredicateMethod = "isITCondCodeRestrictedFP";
  94   let ParserMethod = "parseITCondCode";
  95   let DiagnosticString = "condition code for floating-point "#
  96                          "comparison must be EQ, NE, LT, GT, LE or GE";
  97 }
  98
  99 class VCMPPredicateOperand : Operand<i32>;
 100
 101 def pred_basic_i : VCMPPredicateOperand {
 102   let PrintMethod = "printMandatoryRestrictedPredicateOperand";
 103   let ParserMatchClass = pred_restricted_i_asmoperand;
 104   let DecoderMethod = "DecodeRestrictedIPredicateOperand";
 105   let EncoderMethod = "getRestrictedCondCodeOpValue";
 106 }
 107
 108 def pred_basic_u : VCMPPredicateOperand {
 109   let PrintMethod = "printMandatoryRestrictedPredicateOperand";
 110   let ParserMatchClass = pred_restricted_u_asmoperand;
 111   let DecoderMethod = "DecodeRestrictedUPredicateOperand";
 112   let EncoderMethod = "getRestrictedCondCodeOpValue";
 113 }
 114
 115 def pred_basic_s : VCMPPredicateOperand {
 116   let PrintMethod = "printMandatoryRestrictedPredicateOperand";
 117   let ParserMatchClass = pred_restricted_s_asmoperand;
 118   let DecoderMethod = "DecodeRestrictedSPredicateOperand";
 119   let EncoderMethod = "getRestrictedCondCodeOpValue";
 120 }
 121
 122 def pred_basic_fp : VCMPPredicateOperand {
 123   let PrintMethod = "printMandatoryRestrictedPredicateOperand";
 124   let ParserMatchClass = pred_restricted_fp_asmoperand;
 125   let DecoderMethod = "DecodeRestrictedFPPredicateOperand";
 126   let EncoderMethod = "getRestrictedCondCodeOpValue";
 127 }
 128
 129 // Register list operands for interleaving load/stores
 130 def VecList2QAsmOperand : AsmOperandClass {
 131   let Name = "VecListTwoMQ";
 132   let ParserMethod = "parseVectorList";
 133   let RenderMethod = "addMVEVecListOperands";
 134   let DiagnosticString = "operand must be a list of two consecutive "#
 135                          "q-registers in range [q0,q7]";
 136 }
 137
 138 def VecList2Q : RegisterOperand<QQPR, "printMVEVectorListTwoQ"> {
 139   let ParserMatchClass = VecList2QAsmOperand;
 140   let PrintMethod = "printMVEVectorList<2>";
 141 }
 142
 143 def VecList4QAsmOperand : AsmOperandClass {
 144   let Name = "VecListFourMQ";
 145   let ParserMethod = "parseVectorList";
 146   let RenderMethod = "addMVEVecListOperands";
 147   let DiagnosticString = "operand must be a list of four consecutive "#
 148                          "q-registers in range [q0,q7]";
 149 }
 150
 151 def VecList4Q : RegisterOperand<QQQQPR, "printMVEVectorListFourQ"> {
 152   let ParserMatchClass = VecList4QAsmOperand;
 153   let PrintMethod = "printMVEVectorList<4>";
 154 }
 155
 156 // taddrmode_imm7  := reg[r0-r7] +/- (imm7 << shift)
 157 class TMemImm7ShiftOffsetAsmOperand<int shift> : AsmOperandClass {
 158   let Name = "TMemImm7Shift"#shift#"Offset";
 159   let PredicateMethod = "isMemImm7ShiftedOffset<"#shift#",ARM::tGPRRegClassID>";
 160   let RenderMethod = "addMemImmOffsetOperands";
 161 }
 162
 163 class taddrmode_imm7<int shift> : MemOperand {
 164   let ParserMatchClass = TMemImm7ShiftOffsetAsmOperand<shift>;
 165   // They are printed the same way as the T2 imm8 version
 166   let PrintMethod = "printT2AddrModeImm8Operand<false>";
 167   // This can also be the same as the T2 version.
 168   let EncoderMethod = "getT2AddrModeImmOpValue<7,"#shift#">";
 169   let DecoderMethod = "DecodeTAddrModeImm7<"#shift#">";
 170   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 171 }
 172
 173 // t2addrmode_imm7  := reg +/- (imm7)
 174 class MemImm7ShiftOffsetAsmOperand<int shift> : AsmOperandClass {
 175   let Name = "MemImm7Shift"#shift#"Offset";
 176   let PredicateMethod = "isMemImm7ShiftedOffset<" # shift #
 177                         ",ARM::GPRnopcRegClassID>";
 178   let RenderMethod = "addMemImmOffsetOperands";
 179 }
 180
 181 def MemImm7Shift0OffsetAsmOperand : MemImm7ShiftOffsetAsmOperand<0>;
 182 def MemImm7Shift1OffsetAsmOperand : MemImm7ShiftOffsetAsmOperand<1>;
 183 def MemImm7Shift2OffsetAsmOperand : MemImm7ShiftOffsetAsmOperand<2>;
 184 class T2AddrMode_Imm7<int shift> : MemOperand,
 185       ComplexPattern<i32, 2, "SelectT2AddrModeImm7<"#shift#">", []> {
 186   let EncoderMethod = "getT2AddrModeImmOpValue<7,"#shift#">";
 187   let DecoderMethod = "DecodeT2AddrModeImm7<"#shift#", 0>";
 188   let ParserMatchClass =
 189     !cast<AsmOperandClass>("MemImm7Shift"#shift#"OffsetAsmOperand");
 190   let MIOperandInfo = (ops GPRnopc:$base, i32imm:$offsimm);
 191 }
 192
 193 class t2addrmode_imm7<int shift> : T2AddrMode_Imm7<shift> {
 194   // They are printed the same way as the imm8 version
 195   let PrintMethod = "printT2AddrModeImm8Operand<false>";
 196 }
 197
 198 class MemImm7ShiftOffsetWBAsmOperand<int shift> : AsmOperandClass {
 199   let Name = "MemImm7Shift"#shift#"OffsetWB";
 200   let PredicateMethod = "isMemImm7ShiftedOffset<" # shift #
 201                         ",ARM::rGPRRegClassID>";
 202   let RenderMethod = "addMemImmOffsetOperands";
 203 }
 204
 205 def MemImm7Shift0OffsetWBAsmOperand : MemImm7ShiftOffsetWBAsmOperand<0>;
 206 def MemImm7Shift1OffsetWBAsmOperand : MemImm7ShiftOffsetWBAsmOperand<1>;
 207 def MemImm7Shift2OffsetWBAsmOperand : MemImm7ShiftOffsetWBAsmOperand<2>;
 208
 209 class t2addrmode_imm7_pre<int shift> : T2AddrMode_Imm7<shift> {
 210   // They are printed the same way as the imm8 version
 211   let PrintMethod = "printT2AddrModeImm8Operand<true>";
 212   let ParserMatchClass =
 213     !cast<AsmOperandClass>("MemImm7Shift"#shift#"OffsetWBAsmOperand");
 214   let DecoderMethod = "DecodeT2AddrModeImm7<"#shift#", 1>";
 215   let MIOperandInfo = (ops rGPR:$base, i32imm:$offsim);
 216 }
 217
 218 class t2am_imm7shiftOffsetAsmOperand<int shift>
 219   : AsmOperandClass { let Name = "Imm7Shift"#shift; }
 220 def t2am_imm7shift0OffsetAsmOperand : t2am_imm7shiftOffsetAsmOperand<0>;
 221 def t2am_imm7shift1OffsetAsmOperand : t2am_imm7shiftOffsetAsmOperand<1>;
 222 def t2am_imm7shift2OffsetAsmOperand : t2am_imm7shiftOffsetAsmOperand<2>;
 223
 224 class t2am_imm7_offset<int shift> : MemOperand {
 225   // They are printed the same way as the imm8 version
 226   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 227   let ParserMatchClass =
 228     !cast<AsmOperandClass>("t2am_imm7shift"#shift#"OffsetAsmOperand");
 229   let EncoderMethod = "getT2ScaledImmOpValue<7,"#shift#">";
 230   let DecoderMethod = "DecodeT2Imm7<"#shift#">";
 231 }
 232
 233 // Operands for gather/scatter loads of the form [Rbase, Qoffsets]
 234 class MemRegRQOffsetAsmOperand<int shift> : AsmOperandClass {
 235   let Name = "MemRegRQS"#shift#"Offset";
 236   let PredicateMethod = "isMemRegRQOffset<"#shift#">";
 237   let RenderMethod = "addMemRegRQOffsetOperands";
 238 }
 239
 240 def MemRegRQS0OffsetAsmOperand : MemRegRQOffsetAsmOperand<0>;
 241 def MemRegRQS1OffsetAsmOperand : MemRegRQOffsetAsmOperand<1>;
 242 def MemRegRQS2OffsetAsmOperand : MemRegRQOffsetAsmOperand<2>;
 243 def MemRegRQS3OffsetAsmOperand : MemRegRQOffsetAsmOperand<3>;
 244
 245 // mve_addr_rq_shift  := reg + vreg{ << UXTW #shift}
 246 class mve_addr_rq_shift<int shift> : MemOperand {
 247   let EncoderMethod = "getMveAddrModeRQOpValue";
 248   let PrintMethod = "printMveAddrModeRQOperand<"#shift#">";
 249   let ParserMatchClass =
 250     !cast<AsmOperandClass>("MemRegRQS"#shift#"OffsetAsmOperand");
 251   let DecoderMethod = "DecodeMveAddrModeRQ";
 252   let MIOperandInfo = (ops GPRnopc:$base, MQPR:$offsreg);
 253 }
 254
 255 class MemRegQOffsetAsmOperand<int shift> : AsmOperandClass {
 256   let Name = "MemRegQS"#shift#"Offset";
 257   let PredicateMethod = "isMemRegQOffset<"#shift#">";
 258   let RenderMethod = "addMemImmOffsetOperands";
 259 }
 260
 261 def MemRegQS2OffsetAsmOperand : MemRegQOffsetAsmOperand<2>;
 262 def MemRegQS3OffsetAsmOperand : MemRegQOffsetAsmOperand<3>;
 263
 264 // mve_addr_q_shift  := vreg {+ #imm7s2/4}
 265 class mve_addr_q_shift<int shift> : MemOperand {
 266   let EncoderMethod = "getMveAddrModeQOpValue<"#shift#">";
 267   // Can be printed same way as other reg + imm operands
 268   let PrintMethod = "printT2AddrModeImm8Operand<false>";
 269   let ParserMatchClass =
 270     !cast<AsmOperandClass>("MemRegQS"#shift#"OffsetAsmOperand");
 271   let DecoderMethod = "DecodeMveAddrModeQ<"#shift#">";
 272   let MIOperandInfo = (ops MQPR:$base, i32imm:$imm);
 273 }
 274
 275 // --------- Start of base classes for the instructions themselves
 276
 277 class MVE_MI<dag oops, dag iops, InstrItinClass itin, string asm,
 278              string ops, string cstr, list<dag> pattern>
 279   : Thumb2XI<oops, iops, AddrModeNone, 4, itin, !strconcat(asm, "\t", ops), cstr,
 280              pattern>,
 281     Requires<[HasMVEInt]> {
 282   let D = MVEDomain;
 283   let DecoderNamespace = "MVE";
 284 }
 285
 286 // MVE_p is used for most predicated instructions, to add the cluster
 287 // of input operands that provides the VPT suffix (none, T or E) and
 288 // the input predicate register.
 289 class MVE_p<dag oops, dag iops, InstrItinClass itin, string iname,
 290             string suffix, string ops, vpred_ops vpred, string cstr,
 291             list<dag> pattern=[]>
 292   : MVE_MI<oops, !con(iops, (ins vpred:$vp)), itin,
 293            // If the instruction has a suffix, like vadd.f32, then the
 294            // VPT predication suffix goes before the dot, so the full
 295            // name has to be "vadd${vp}.f32".
 296            !strconcat(iname, "${vp}",
 297                       !if(!eq(suffix, ""), "", !strconcat(".", suffix))),
 298            ops, !strconcat(cstr, vpred.vpred_constraint), pattern> {
 299   let Inst{31-29} = 0b111;
 300   let Inst{27-26} = 0b11;
 301 }
 302
 303 class MVE_f<dag oops, dag iops, InstrItinClass itin, string iname,
 304             string suffix, string ops, vpred_ops vpred, string cstr,
 305             list<dag> pattern=[]>
 306   : MVE_p<oops, iops, itin, iname, suffix, ops, vpred, cstr, pattern> {
 307   let Predicates = [HasMVEFloat];
 308 }
 309
 310 class MVE_MI_with_pred<dag oops, dag iops, InstrItinClass itin, string asm,
 311                        string ops, string cstr, list<dag> pattern>
 312   : Thumb2I<oops, iops, AddrModeNone, 4, itin, asm, !strconcat("\t", ops), cstr,
 313              pattern>,
 314     Requires<[HasV8_1MMainline, HasMVEInt]> {
 315   let D = MVEDomain;
 316   let DecoderNamespace = "MVE";
 317 }
 318
 319 class MVE_VMOV_lane_base<dag oops, dag iops, InstrItinClass itin, string asm,
 320                          string suffix, string ops, string cstr,
 321                          list<dag> pattern>
 322   : Thumb2I<oops, iops, AddrModeNone, 4, itin, asm,
 323             !if(!eq(suffix, ""), "", "." # suffix) # "\t" # ops,
 324             cstr, pattern>,
 325     Requires<[HasV8_1MMainline, HasMVEInt]> {
 326   let D = MVEDomain;
 327   let DecoderNamespace = "MVE";
 328 }
 329
 330 class MVE_ScalarShift<string iname, dag oops, dag iops, string asm, string cstr,
 331             list<dag> pattern=[]>
 332   : MVE_MI_with_pred<oops, iops, NoItinerary, iname, asm, cstr, pattern> {
 333   let Inst{31-20} = 0b111010100101;
 334   let Inst{8} = 0b1;
 335
 336 }
 337
 338 class MVE_ScalarShiftSingleReg<string iname, dag iops, string asm, string cstr,
 339                     list<dag> pattern=[]>
 340   : MVE_ScalarShift<iname, (outs rGPR:$RdaDest), iops, asm, cstr, pattern> {
 341   bits<4> RdaDest;
 342
 343   let Inst{19-16} = RdaDest{3-0};
 344 }
 345
 346 class MVE_ScalarShiftSRegImm<string iname, bits<2> op5_4, list<dag> pattern=[]>
 347   : MVE_ScalarShiftSingleReg<iname, (ins rGPR:$RdaSrc, long_shift:$imm),
 348                      "$RdaSrc, $imm", "$RdaDest = $RdaSrc", pattern> {
 349   bits<5> imm;
 350
 351   let Inst{15} = 0b0;
 352   let Inst{14-12} = imm{4-2};
 353   let Inst{11-8} = 0b1111;
 354   let Inst{7-6} = imm{1-0};
 355   let Inst{5-4} = op5_4{1-0};
 356   let Inst{3-0} = 0b1111;
 357 }
 358
 359 def MVE_SQSHL : MVE_ScalarShiftSRegImm<"sqshl", 0b11>;
 360 def MVE_SRSHR : MVE_ScalarShiftSRegImm<"srshr", 0b10>;
 361 def MVE_UQSHL : MVE_ScalarShiftSRegImm<"uqshl", 0b00>;
 362 def MVE_URSHR : MVE_ScalarShiftSRegImm<"urshr", 0b01>;
 363
 364 class MVE_ScalarShiftSRegReg<string iname, bits<2> op5_4, list<dag> pattern=[]>
 365   : MVE_ScalarShiftSingleReg<iname, (ins rGPR:$RdaSrc, rGPR:$Rm),
 366                      "$RdaSrc, $Rm", "$RdaDest = $RdaSrc", pattern> {
 367   bits<4> Rm;
 368
 369   let Inst{15-12} = Rm{3-0};
 370   let Inst{11-8} = 0b1111;
 371   let Inst{7-6} = 0b00;
 372   let Inst{5-4} = op5_4{1-0};
 373   let Inst{3-0} = 0b1101;
 374 }
 375
 376 def MVE_SQRSHR : MVE_ScalarShiftSRegReg<"sqrshr", 0b10>;
 377 def MVE_UQRSHL : MVE_ScalarShiftSRegReg<"uqrshl", 0b00>;
 378
 379 class MVE_ScalarShiftDoubleReg<string iname, dag iops, string asm,
 380                                string cstr, list<dag> pattern=[]>
 381   : MVE_ScalarShift<iname, (outs tGPREven:$RdaLo, tGPROdd:$RdaHi),
 382                     iops, asm, cstr, pattern> {
 383   bits<4> RdaLo;
 384   bits<4> RdaHi;
 385
 386   let Inst{19-17} = RdaLo{3-1};
 387   let Inst{11-9} = RdaHi{3-1};
 388 }
 389
 390 class MVE_ScalarShiftDRegImm<string iname, bits<2> op5_4, bit op16,
 391                              list<dag> pattern=[]>
 392   : MVE_ScalarShiftDoubleReg<
 393       iname, (ins tGPREven:$RdaLo_src, tGPROdd:$RdaHi_src, long_shift:$imm),
 394       "$RdaLo, $RdaHi, $imm", "$RdaLo = $RdaLo_src,$RdaHi = $RdaHi_src",
 395       pattern> {
 396   bits<5> imm;
 397
 398   let Inst{16} = op16;
 399   let Inst{15} = 0b0;
 400   let Inst{14-12} = imm{4-2};
 401   let Inst{7-6} = imm{1-0};
 402   let Inst{5-4} = op5_4{1-0};
 403   let Inst{3-0} = 0b1111;
 404 }
 405
 406 class MVE_ScalarShiftDRegReg<string iname, bit op5, bit op16,
 407                              list<dag> pattern=[]>
 408   : MVE_ScalarShiftDoubleReg<
 409      iname, (ins tGPREven:$RdaLo_src, tGPROdd:$RdaHi_src, rGPR:$Rm),
 410      "$RdaLo, $RdaHi, $Rm", "@earlyclobber $RdaHi,@earlyclobber $RdaLo,"
 411                             "$RdaLo = $RdaLo_src,$RdaHi = $RdaHi_src",
 412      pattern> {
 413   bits<4> Rm;
 414
 415   let Inst{16} = op16;
 416   let Inst{15-12} = Rm{3-0};
 417   let Inst{7-6} = 0b00;
 418   let Inst{5} = op5;
 419   let Inst{4} = 0b0;
 420   let Inst{3-0} = 0b1101;
 421
 422   // Custom decoder method because of the following overlapping encodings:
 423   // ASRL and SQRSHR
 424   // LSLL and UQRSHL
 425   // SQRSHRL and SQRSHR
 426   // UQRSHLL and UQRSHL
 427   let DecoderMethod = "DecodeMVEOverlappingLongShift";
 428 }
 429
 430 def MVE_ASRLr   : MVE_ScalarShiftDRegReg<"asrl",    0b1,  0b0, [(set tGPREven:$RdaLo, tGPROdd:$RdaHi,
 431                                         (ARMasrl tGPREven:$RdaLo_src,
 432                                         tGPROdd:$RdaHi_src, rGPR:$Rm))]>;
 433 def MVE_ASRLi   : MVE_ScalarShiftDRegImm<"asrl",    0b10, ?, [(set tGPREven:$RdaLo, tGPROdd:$RdaHi,
 434                                         (ARMasrl tGPREven:$RdaLo_src,
 435                                         tGPROdd:$RdaHi_src, (i32 imm:$imm)))]>;
 436 def MVE_LSLLr   : MVE_ScalarShiftDRegReg<"lsll",    0b0,  0b0, [(set tGPREven:$RdaLo, tGPROdd:$RdaHi,
 437                                         (ARMlsll tGPREven:$RdaLo_src,
 438                                         tGPROdd:$RdaHi_src, rGPR:$Rm))]>;
 439 def MVE_LSLLi   : MVE_ScalarShiftDRegImm<"lsll",    0b00, ?, [(set tGPREven:$RdaLo, tGPROdd:$RdaHi,
 440                                         (ARMlsll tGPREven:$RdaLo_src,
 441                                         tGPROdd:$RdaHi_src, (i32 imm:$imm)))]>;
 442 def MVE_LSRL    : MVE_ScalarShiftDRegImm<"lsrl",    0b01, ?, [(set tGPREven:$RdaLo, tGPROdd:$RdaHi,
 443                                         (ARMlsrl tGPREven:$RdaLo_src,
 444                                         tGPROdd:$RdaHi_src, (i32 imm:$imm)))]>;
 445
 446 def MVE_SQRSHRL : MVE_ScalarShiftDRegReg<"sqrshrl", 0b1,  0b1>;
 447 def MVE_SQSHLL  : MVE_ScalarShiftDRegImm<"sqshll",  0b11, 0b1>;
 448 def MVE_SRSHRL  : MVE_ScalarShiftDRegImm<"srshrl",  0b10, 0b1>;
 449
 450 def MVE_UQRSHLL : MVE_ScalarShiftDRegReg<"uqrshll", 0b0,  0b1>;
 451 def MVE_UQSHLL  : MVE_ScalarShiftDRegImm<"uqshll",  0b00, 0b1>;
 452 def MVE_URSHRL  : MVE_ScalarShiftDRegImm<"urshrl",  0b01, 0b1>;
 453
 454 // start of mve_rDest instructions
 455
 456 class MVE_rDest<dag oops, dag iops, InstrItinClass itin,
 457                 string iname, string suffix,
 458                 string ops, string cstr, list<dag> pattern=[]>
 459 // Always use vpred_n and not vpred_r: with the output register being
 460 // a GPR and not a vector register, there can't be any question of
 461 // what to put in its inactive lanes.
 462   : MVE_p<oops, iops, itin, iname, suffix, ops, vpred_n, cstr, pattern> {
 463
 464   let Inst{25-23} = 0b101;
 465   let Inst{11-9} = 0b111;
 466   let Inst{4} = 0b0;
 467 }
 468
 469 class MVE_VABAV<string suffix, bit U, bits<2> size, list<dag> pattern=[]>
 470   : MVE_rDest<(outs rGPR:$Rda), (ins rGPR:$Rda_src, MQPR:$Qn, MQPR:$Qm),
 471               NoItinerary, "vabav", suffix, "$Rda, $Qn, $Qm", "$Rda = $Rda_src",
 472               pattern> {
 473   bits<4> Qm;
 474   bits<4> Qn;
 475   bits<4> Rda;
 476
 477   let Inst{28} = U;
 478   let Inst{22} = 0b0;
 479   let Inst{21-20} = size{1-0};
 480   let Inst{19-17} = Qn{2-0};
 481   let Inst{16} = 0b0;
 482   let Inst{15-12} = Rda{3-0};
 483   let Inst{8} = 0b1;
 484   let Inst{7} = Qn{3};
 485   let Inst{6} = 0b0;
 486   let Inst{5} = Qm{3};
 487   let Inst{3-1} = Qm{2-0};
 488   let Inst{0} = 0b1;
 489 }
 490
 491 def MVE_VABAVs8  : MVE_VABAV<"s8", 0b0, 0b00>;
 492 def MVE_VABAVs16 : MVE_VABAV<"s16", 0b0, 0b01>;
 493 def MVE_VABAVs32 : MVE_VABAV<"s32", 0b0, 0b10>;
 494 def MVE_VABAVu8  : MVE_VABAV<"u8", 0b1, 0b00>;
 495 def MVE_VABAVu16 : MVE_VABAV<"u16", 0b1, 0b01>;
 496 def MVE_VABAVu32 : MVE_VABAV<"u32", 0b1, 0b10>;
 497
 498 class MVE_VADDV<string iname, string suffix, dag iops, string cstr,
 499               bit A, bit U, bits<2> size, list<dag> pattern=[]>
 500   : MVE_rDest<(outs tGPREven:$Rda), iops, NoItinerary,
 501               iname, suffix, "$Rda, $Qm", cstr, pattern> {
 502   bits<3> Qm;
 503   bits<4> Rda;
 504
 505   let Inst{28} = U;
 506   let Inst{22-20} = 0b111;
 507   let Inst{19-18} = size{1-0};
 508   let Inst{17-16} = 0b01;
 509   let Inst{15-13} = Rda{3-1};
 510   let Inst{12} = 0b0;
 511   let Inst{8-6} = 0b100;
 512   let Inst{5} = A;
 513   let Inst{3-1} = Qm{2-0};
 514   let Inst{0} = 0b0;
 515 }
 516
 517 multiclass MVE_VADDV_A<string suffix, bit U, bits<2> size,
 518                        list<dag> pattern=[]> {
 519   def acc    : MVE_VADDV<"vaddva", suffix,
 520                          (ins tGPREven:$Rda_src, MQPR:$Qm), "$Rda = $Rda_src",
 521                          0b1, U, size, pattern>;
 522   def no_acc : MVE_VADDV<"vaddv", suffix,
 523                          (ins MQPR:$Qm), "",
 524                          0b0, U, size, pattern>;
 525 }
 526
 527 defm MVE_VADDVs8  : MVE_VADDV_A<"s8",  0b0, 0b00>;
 528 defm MVE_VADDVs16 : MVE_VADDV_A<"s16", 0b0, 0b01>;
 529 defm MVE_VADDVs32 : MVE_VADDV_A<"s32", 0b0, 0b10>;
 530 defm MVE_VADDVu8  : MVE_VADDV_A<"u8",  0b1, 0b00>;
 531 defm MVE_VADDVu16 : MVE_VADDV_A<"u16", 0b1, 0b01>;
 532 defm MVE_VADDVu32 : MVE_VADDV_A<"u32", 0b1, 0b10>;
 533
 534 class MVE_VADDLV<string iname, string suffix, dag iops, string cstr,
 535                bit A, bit U, list<dag> pattern=[]>
 536   : MVE_rDest<(outs tGPREven:$RdaLo, tGPROdd:$RdaHi), iops, NoItinerary, iname,
 537               suffix, "$RdaLo, $RdaHi, $Qm", cstr, pattern> {
 538   bits<3> Qm;
 539   bits<4> RdaLo;
 540   bits<4> RdaHi;
 541
 542   let Inst{28} = U;
 543   let Inst{22-20} = RdaHi{3-1};
 544   let Inst{19-18} = 0b10;
 545   let Inst{17-16} = 0b01;
 546   let Inst{15-13} = RdaLo{3-1};
 547   let Inst{12} = 0b0;
 548   let Inst{8-6} = 0b100;
 549   let Inst{5} = A;
 550   let Inst{3-1} = Qm{2-0};
 551   let Inst{0} = 0b0;
 552 }
 553
 554 multiclass MVE_VADDLV_A<string suffix, bit U, list<dag> pattern=[]> {
 555   def acc    : MVE_VADDLV<"vaddlva", suffix,
 556                         (ins tGPREven:$RdaLo_src, tGPROdd:$RdaHi_src, MQPR:$Qm),
 557                         "$RdaLo = $RdaLo_src,$RdaHi = $RdaHi_src",
 558                         0b1, U, pattern>;
 559   def no_acc : MVE_VADDLV<"vaddlv", suffix,
 560                         (ins MQPR:$Qm), "",
 561                         0b0, U, pattern>;
 562 }
 563
 564
 565 defm MVE_VADDLVs32 : MVE_VADDLV_A<"s32", 0b0>;
 566 defm MVE_VADDLVu32 : MVE_VADDLV_A<"u32", 0b1>;
 567
 568 class MVE_VMINMAXNMV<string iname, string suffix, bit sz,
 569                      bit bit_17, bit bit_7, list<dag> pattern=[]>
 570   : MVE_rDest<(outs rGPR:$RdaDest), (ins rGPR:$RdaSrc, MQPR:$Qm),
 571               NoItinerary, iname, suffix, "$RdaSrc, $Qm",
 572               "$RdaDest = $RdaSrc", pattern> {
 573   bits<3> Qm;
 574   bits<4> RdaDest;
 575
 576   let Inst{28} = sz;
 577   let Inst{22-20} = 0b110;
 578   let Inst{19-18} = 0b11;
 579   let Inst{17} = bit_17;
 580   let Inst{16} = 0b0;
 581   let Inst{15-12} = RdaDest{3-0};
 582   let Inst{8} = 0b1;
 583   let Inst{7} = bit_7;
 584   let Inst{6-5} = 0b00;
 585   let Inst{3-1} = Qm{2-0};
 586   let Inst{0} = 0b0;
 587
 588   let Predicates = [HasMVEFloat];
 589 }
 590
 591 multiclass MVE_VMINMAXNMV_fty<string iname, bit bit_7, list<dag> pattern=[]> {
 592   def f32 : MVE_VMINMAXNMV<iname, "f32", 0b0, 0b1, bit_7, pattern>;
 593   def f16 : MVE_VMINMAXNMV<iname, "f16", 0b1, 0b1, bit_7, pattern>;
 594 }
 595
 596 defm MVE_VMINNMV : MVE_VMINMAXNMV_fty<"vminnmv", 0b1>;
 597 defm MVE_VMAXNMV : MVE_VMINMAXNMV_fty<"vmaxnmv", 0b0>;
 598
 599 multiclass MVE_VMINMAXNMAV_fty<string iname, bit bit_7, list<dag> pattern=[]> {
 600   def f32 : MVE_VMINMAXNMV<iname, "f32", 0b0, 0b0, bit_7, pattern>;
 601   def f16 : MVE_VMINMAXNMV<iname, "f16", 0b1, 0b0, bit_7, pattern>;
 602 }
 603
 604 defm MVE_VMINNMAV : MVE_VMINMAXNMAV_fty<"vminnmav", 0b1>;
 605 defm MVE_VMAXNMAV : MVE_VMINMAXNMAV_fty<"vmaxnmav", 0b0>;
 606
 607 class MVE_VMINMAXV<string iname, string suffix, bit U, bits<2> size,
 608                  bit bit_17, bit bit_7, list<dag> pattern=[]>
 609   : MVE_rDest<(outs rGPR:$RdaDest), (ins rGPR:$RdaSrc, MQPR:$Qm), NoItinerary,
 610               iname, suffix, "$RdaSrc, $Qm", "$RdaDest = $RdaSrc", pattern> {
 611   bits<3> Qm;
 612   bits<4> RdaDest;
 613
 614   let Inst{28} = U;
 615   let Inst{22-20} = 0b110;
 616   let Inst{19-18} = size{1-0};
 617   let Inst{17} = bit_17;
 618   let Inst{16} = 0b0;
 619   let Inst{15-12} = RdaDest{3-0};
 620   let Inst{8} = 0b1;
 621   let Inst{7} = bit_7;
 622   let Inst{6-5} = 0b00;
 623   let Inst{3-1} = Qm{2-0};
 624   let Inst{0} = 0b0;
 625 }
 626
 627 multiclass MVE_VMINMAXV_ty<string iname, bit bit_7, list<dag> pattern=[]> {
 628   def s8  : MVE_VMINMAXV<iname, "s8",  0b0, 0b00, 0b1, bit_7>;
 629   def s16 : MVE_VMINMAXV<iname, "s16", 0b0, 0b01, 0b1, bit_7>;
 630   def s32 : MVE_VMINMAXV<iname, "s32", 0b0, 0b10, 0b1, bit_7>;
 631   def u8  : MVE_VMINMAXV<iname, "u8",  0b1, 0b00, 0b1, bit_7>;
 632   def u16 : MVE_VMINMAXV<iname, "u16", 0b1, 0b01, 0b1, bit_7>;
 633   def u32 : MVE_VMINMAXV<iname, "u32", 0b1, 0b10, 0b1, bit_7>;
 634 }
 635
 636 defm MVE_VMINV : MVE_VMINMAXV_ty<"vminv", 0b1>;
 637 defm MVE_VMAXV : MVE_VMINMAXV_ty<"vmaxv", 0b0>;
 638
 639 multiclass MVE_VMINMAXAV_ty<string iname, bit bit_7, list<dag> pattern=[]> {
 640   def s8  : MVE_VMINMAXV<iname, "s8",  0b0, 0b00, 0b0, bit_7>;
 641   def s16 : MVE_VMINMAXV<iname, "s16", 0b0, 0b01, 0b0, bit_7>;
 642   def s32 : MVE_VMINMAXV<iname, "s32", 0b0, 0b10, 0b0, bit_7>;
 643 }
 644
 645 defm MVE_VMINAV : MVE_VMINMAXAV_ty<"vminav", 0b1>;
 646 defm MVE_VMAXAV : MVE_VMINMAXAV_ty<"vmaxav", 0b0>;
 647
 648 class MVE_VMLAMLSDAV<string iname, string suffix, dag iops, string cstr,
 649                    bit sz, bit bit_28, bit A, bit X, bit bit_8, bit bit_0,
 650                    list<dag> pattern=[]>
 651   : MVE_rDest<(outs tGPREven:$RdaDest), iops, NoItinerary, iname, suffix,
 652               "$RdaDest, $Qn, $Qm", cstr, pattern> {
 653   bits<4> RdaDest;
 654   bits<3> Qm;
 655   bits<3> Qn;
 656
 657   let Inst{28} = bit_28;
 658   let Inst{22-20} = 0b111;
 659   let Inst{19-17} = Qn{2-0};
 660   let Inst{16} = sz;
 661   let Inst{15-13} = RdaDest{3-1};
 662   let Inst{12} = X;
 663   let Inst{8} = bit_8;
 664   let Inst{7-6} = 0b00;
 665   let Inst{5} = A;
 666   let Inst{3-1} = Qm{2-0};
 667   let Inst{0} = bit_0;
 668 }
 669
 670 multiclass MVE_VMLAMLSDAV_X<string iname, string suffix, dag iops, string cstr,
 671                           bit sz, bit bit_28, bit A, bit bit_8, bit bit_0,
 672                           list<dag> pattern=[]> {
 673   def _noexch : MVE_VMLAMLSDAV<iname, suffix, iops, cstr, sz,
 674                             bit_28, A, 0b0, bit_8, bit_0, pattern>;
 675   def _exch   : MVE_VMLAMLSDAV<iname # "x", suffix, iops, cstr, sz,
 676                             bit_28, A, 0b1, bit_8, bit_0, pattern>;
 677 }
 678
 679 multiclass MVE_VMLAMLSDAV_XA<string iname, string suffix, bit sz, bit bit_28,
 680                            bit bit_8, bit bit_0, list<dag> pattern=[]> {
 681   defm _noacc : MVE_VMLAMLSDAV_X<iname, suffix, (ins MQPR:$Qn, MQPR:$Qm), "",
 682                               sz, bit_28, 0b0, bit_8, bit_0, pattern>;
 683   defm _acc   : MVE_VMLAMLSDAV_X<iname # "a", suffix,
 684                              (ins tGPREven:$RdaSrc, MQPR:$Qn, MQPR:$Qm),
 685                              "$RdaDest = $RdaSrc",
 686                               sz, bit_28, 0b1, bit_8, bit_0, pattern>;
 687 }
 688
 689 multiclass MVE_VMLADAV_multi<string suffix, bit sz, bit U, bit bit_8,
 690                            list<dag> pattern=[]> {
 691   defm "" : MVE_VMLAMLSDAV_XA<"vmladav", suffix, sz, U, bit_8, 0b0, pattern>;
 692 }
 693
 694 defm MVE_VMLADAVs16 : MVE_VMLADAV_multi<"s16", 0b0, 0b0, 0b0>;
 695 defm MVE_VMLADAVs32 : MVE_VMLADAV_multi<"s32", 0b1, 0b0, 0b0>;
 696 defm MVE_VMLADAVu16 : MVE_VMLADAV_multi<"u16", 0b0, 0b1, 0b0>;
 697 defm MVE_VMLADAVu32 : MVE_VMLADAV_multi<"u32", 0b1, 0b1, 0b0>;
 698
 699 defm MVE_VMLADAVs8 : MVE_VMLADAV_multi<"s8", 0b0, 0b0, 0b1>;
 700 defm MVE_VMLADAVu8 : MVE_VMLADAV_multi<"u8", 0b0, 0b1, 0b1>;
 701
 702 // vmlav aliases vmladav
 703 foreach acc = ["_acc", "_noacc"] in {
 704   foreach suffix = ["s8", "s16", "s32", "u8", "u16", "u32"] in {
 705     def : MVEInstAlias<!strconcat("vmlav", !if(!eq(acc, "_acc"), "a", ""),
 706                        "${vp}.", suffix, "\t$RdaDest, $Qn, $Qm"),
 707                        (!cast<Instruction>("MVE_VMLADAV"#suffix#acc#"_noexch")
 708                         tGPREven:$RdaDest, MQPR:$Qn, MQPR:$Qm, vpred_n:$vp)>;
 709   }
 710 }
 711
 712 multiclass MVE_VMLSDAV_multi<string suffix, bit sz, bit bit_28,
 713                            list<dag> pattern=[]> {
 714   defm "" : MVE_VMLAMLSDAV_XA<"vmlsdav", suffix, sz, bit_28, 0b0, 0b1, pattern>;
 715 }
 716
 717 defm MVE_VMLSDAVs8  : MVE_VMLSDAV_multi<"s8", 0, 0b1>;
 718 defm MVE_VMLSDAVs16 : MVE_VMLSDAV_multi<"s16", 0, 0b0>;
 719 defm MVE_VMLSDAVs32 : MVE_VMLSDAV_multi<"s32", 1, 0b0>;
 720
 721 // Base class for VMLALDAV and VMLSLDAV, VRMLALDAVH, VRMLSLDAVH
 722 class MVE_VMLALDAVBase<string iname, string suffix, dag iops, string cstr,
 723                        bit sz, bit bit_28, bit A, bit X, bit bit_8, bit bit_0,
 724                        list<dag> pattern=[]>
 725   : MVE_rDest<(outs tGPREven:$RdaLoDest, tGPROdd:$RdaHiDest), iops, NoItinerary,
 726               iname, suffix, "$RdaLoDest, $RdaHiDest, $Qn, $Qm", cstr, pattern> {
 727   bits<4> RdaLoDest;
 728   bits<4> RdaHiDest;
 729   bits<3> Qm;
 730   bits<3> Qn;
 731
 732   let Inst{28} = bit_28;
 733   let Inst{22-20} = RdaHiDest{3-1};
 734   let Inst{19-17} = Qn{2-0};
 735   let Inst{16} = sz;
 736   let Inst{15-13} = RdaLoDest{3-1};
 737   let Inst{12} = X;
 738   let Inst{8} = bit_8;
 739   let Inst{7-6} = 0b00;
 740   let Inst{5} = A;
 741   let Inst{3-1} = Qm{2-0};
 742   let Inst{0} = bit_0;
 743 }
 744
 745 multiclass MVE_VMLALDAVBase_X<string iname, string suffix, dag iops,
 746                               string cstr, bit sz, bit bit_28, bit A,
 747                               bit bit_8, bit bit_0, list<dag> pattern=[]> {
 748   def _noexch : MVE_VMLALDAVBase<iname, suffix, iops, cstr, sz,
 749                                bit_28, A, 0b0, bit_8, bit_0, pattern>;
 750   def _exch   : MVE_VMLALDAVBase<iname # "x", suffix, iops, cstr, sz,
 751                                bit_28, A, 0b1, bit_8, bit_0, pattern>;
 752 }
 753
 754 multiclass MVE_VMLALDAVBase_XA<string iname, string suffix, bit sz, bit bit_28,
 755                              bit bit_8, bit bit_0, list<dag> pattern=[]> {
 756   defm _noacc : MVE_VMLALDAVBase_X<
 757      iname, suffix, (ins MQPR:$Qn, MQPR:$Qm), "",
 758      sz, bit_28, 0b0, bit_8, bit_0, pattern>;
 759   defm _acc   : MVE_VMLALDAVBase_X<
 760      iname # "a", suffix, (ins tGPREven:$RdaLoSrc, tGPROdd:$RdaHiSrc,
 761                                MQPR:$Qn, MQPR:$Qm),
 762      "$RdaLoDest = $RdaLoSrc,$RdaHiDest = $RdaHiSrc",
 763      sz, bit_28, 0b1, bit_8, bit_0, pattern>;
 764 }
 765
 766 multiclass MVE_VRMLALDAVH_multi<string suffix, bit U, list<dag> pattern=[]> {
 767   defm "" : MVE_VMLALDAVBase_XA<
 768      "vrmlaldavh", suffix, 0b0, U, 0b1, 0b0, pattern>;
 769 }
 770
 771 defm MVE_VRMLALDAVHs32 : MVE_VRMLALDAVH_multi<"s32", 0>;
 772 defm MVE_VRMLALDAVHu32 : MVE_VRMLALDAVH_multi<"u32", 1>;
 773
 774 // vrmlalvh aliases for vrmlaldavh
 775 def : MVEInstAlias<"vrmlalvh${vp}.s32\t$RdaLo, $RdaHi, $Qn, $Qm",
 776                   (MVE_VRMLALDAVHs32_noacc_noexch
 777                    tGPREven:$RdaLo, tGPROdd:$RdaHi,
 778                    MQPR:$Qn, MQPR:$Qm, vpred_n:$vp)>;
 779 def : MVEInstAlias<"vrmlalvha${vp}.s32\t$RdaLo, $RdaHi, $Qn, $Qm",
 780                   (MVE_VRMLALDAVHs32_acc_noexch
 781                    tGPREven:$RdaLo, tGPROdd:$RdaHi,
 782                    MQPR:$Qn, MQPR:$Qm, vpred_n:$vp)>;
 783 def : MVEInstAlias<"vrmlalvh${vp}.u32\t$RdaLo, $RdaHi, $Qn, $Qm",
 784                   (MVE_VRMLALDAVHu32_noacc_noexch
 785                    tGPREven:$RdaLo, tGPROdd:$RdaHi,
 786                    MQPR:$Qn, MQPR:$Qm, vpred_n:$vp)>;
 787 def : MVEInstAlias<"vrmlalvha${vp}.u32\t$RdaLo, $RdaHi, $Qn, $Qm",
 788                   (MVE_VRMLALDAVHu32_acc_noexch
 789                    tGPREven:$RdaLo, tGPROdd:$RdaHi,
 790                    MQPR:$Qn, MQPR:$Qm, vpred_n:$vp)>;
 791
 792 multiclass MVE_VMLALDAV_multi<string suffix, bit sz, bit U,
 793                               list<dag> pattern=[]> {
 794   defm "" : MVE_VMLALDAVBase_XA<"vmlaldav", suffix, sz, U, 0b0, 0b0, pattern>;
 795 }
 796
 797 defm MVE_VMLALDAVs16 : MVE_VMLALDAV_multi<"s16", 0b0, 0b0>;
 798 defm MVE_VMLALDAVs32 : MVE_VMLALDAV_multi<"s32", 0b1, 0b0>;
 799 defm MVE_VMLALDAVu16 : MVE_VMLALDAV_multi<"u16", 0b0, 0b1>;
 800 defm MVE_VMLALDAVu32 : MVE_VMLALDAV_multi<"u32", 0b1, 0b1>;
 801
 802 // vmlalv aliases vmlaldav
 803 foreach acc = ["_acc", "_noacc"] in {
 804   foreach suffix = ["s16", "s32", "u16", "u32"] in {
 805     def : MVEInstAlias<!strconcat("vmlalv", !if(!eq(acc, "_acc"), "a", ""),
 806                        "${vp}.", suffix, "\t$RdaLoDest, $RdaHiDest, $Qn, $Qm"),
 807                        (!cast<Instruction>("MVE_VMLALDAV"#suffix#acc#"_noexch")
 808                        tGPREven:$RdaLoDest, tGPROdd:$RdaHiDest,
 809                        MQPR:$Qn, MQPR:$Qm, vpred_n:$vp)>;
 810   }
 811 }
 812
 813 multiclass MVE_VMLSLDAV_multi<string iname, string suffix, bit sz,
 814                             bit bit_28, list<dag> pattern=[]> {
 815   defm "" : MVE_VMLALDAVBase_XA<iname, suffix, sz, bit_28, 0b0, 0b1, pattern>;
 816 }
 817
 818 defm MVE_VMLSLDAVs16   : MVE_VMLSLDAV_multi<"vmlsldav", "s16", 0b0, 0b0>;
 819 defm MVE_VMLSLDAVs32   : MVE_VMLSLDAV_multi<"vmlsldav", "s32", 0b1, 0b0>;
 820 defm MVE_VRMLSLDAVHs32 : MVE_VMLSLDAV_multi<"vrmlsldavh", "s32", 0b0, 0b1>;
 821
 822 // end of mve_rDest instructions
 823
 824 // start of mve_comp instructions
 825
 826 class MVE_comp<InstrItinClass itin, string iname, string suffix,
 827                string cstr, list<dag> pattern=[]>
 828   : MVE_p<(outs MQPR:$Qd), (ins MQPR:$Qn, MQPR:$Qm), itin, iname, suffix,
 829            "$Qd, $Qn, $Qm", vpred_r, cstr, pattern> {
 830   bits<4> Qd;
 831   bits<4> Qn;
 832   bits<4> Qm;
 833
 834   let Inst{22} = Qd{3};
 835   let Inst{19-17} = Qn{2-0};
 836   let Inst{16} = 0b0;
 837   let Inst{15-13} = Qd{2-0};
 838   let Inst{12} = 0b0;
 839   let Inst{10-9} = 0b11;
 840   let Inst{7} = Qn{3};
 841   let Inst{5} = Qm{3};
 842   let Inst{3-1} = Qm{2-0};
 843   let Inst{0} = 0b0;
 844 }
 845
 846 class MVE_VMINMAXNM<string iname, string suffix, bit sz, bit bit_21,
 847                 list<dag> pattern=[]>
 848   : MVE_comp<NoItinerary, iname, suffix, "", pattern> {
 849
 850   let Inst{28} = 0b1;
 851   let Inst{25-24} = 0b11;
 852   let Inst{23} = 0b0;
 853   let Inst{21} = bit_21;
 854   let Inst{20} = sz;
 855   let Inst{11} = 0b1;
 856   let Inst{8} = 0b1;
 857   let Inst{6} = 0b1;
 858   let Inst{4} = 0b1;
 859
 860   let Predicates = [HasMVEFloat];
 861 }
 862
 863 def MVE_VMAXNMf32 : MVE_VMINMAXNM<"vmaxnm", "f32", 0b0, 0b0>;
 864 def MVE_VMAXNMf16 : MVE_VMINMAXNM<"vmaxnm", "f16", 0b1, 0b0>;
 865
 866 let Predicates = [HasMVEFloat] in {
 867   def : Pat<(v4f32 (fmaxnum (v4f32 MQPR:$val1), (v4f32 MQPR:$val2))),
 868             (v4f32 (MVE_VMAXNMf32 (v4f32 MQPR:$val1), (v4f32 MQPR:$val2)))>;
 869   def : Pat<(v8f16 (fmaxnum (v8f16 MQPR:$val1), (v8f16 MQPR:$val2))),
 870             (v8f16 (MVE_VMAXNMf16 (v8f16 MQPR:$val1), (v8f16 MQPR:$val2)))>;
 871 }
 872
 873 def MVE_VMINNMf32 : MVE_VMINMAXNM<"vminnm", "f32", 0b0, 0b1>;
 874 def MVE_VMINNMf16 : MVE_VMINMAXNM<"vminnm", "f16", 0b1, 0b1>;
 875
 876 let Predicates = [HasMVEFloat] in {
 877   def : Pat<(v4f32 (fminnum (v4f32 MQPR:$val1), (v4f32 MQPR:$val2))),
 878             (v4f32 (MVE_VMINNMf32 (v4f32 MQPR:$val1), (v4f32 MQPR:$val2)))>;
 879   def : Pat<(v8f16 (fminnum (v8f16 MQPR:$val1), (v8f16 MQPR:$val2))),
 880             (v8f16 (MVE_VMINNMf16 (v8f16 MQPR:$val1), (v8f16 MQPR:$val2)))>;
 881 }
 882
 883
 884 class MVE_VMINMAX<string iname, string suffix, bit U, bits<2> size,
 885               bit bit_4, list<dag> pattern=[]>
 886   : MVE_comp<NoItinerary, iname, suffix, "", pattern> {
 887
 888   let Inst{28} = U;
 889   let Inst{25-24} = 0b11;
 890   let Inst{23} = 0b0;
 891   let Inst{21-20} = size{1-0};
 892   let Inst{11} = 0b0;
 893   let Inst{8} = 0b0;
 894   let Inst{6} = 0b1;
 895   let Inst{4} = bit_4;
 896 }
 897
 898 multiclass MVE_VMINMAX_all_sizes<string iname, bit bit_4> {
 899   def s8  : MVE_VMINMAX<iname, "s8",  0b0, 0b00, bit_4>;
 900   def s16 : MVE_VMINMAX<iname, "s16", 0b0, 0b01, bit_4>;
 901   def s32 : MVE_VMINMAX<iname, "s32", 0b0, 0b10, bit_4>;
 902   def u8  : MVE_VMINMAX<iname, "u8",  0b1, 0b00, bit_4>;
 903   def u16 : MVE_VMINMAX<iname, "u16", 0b1, 0b01, bit_4>;
 904   def u32 : MVE_VMINMAX<iname, "u32", 0b1, 0b10, bit_4>;
 905 }
 906
 907 defm MVE_VMAX : MVE_VMINMAX_all_sizes<"vmax", 0b0>;
 908 defm MVE_VMIN : MVE_VMINMAX_all_sizes<"vmin", 0b1>;
 909
 910 let Predicates = [HasMVEInt] in {
 911   def : Pat<(v16i8 (smin (v16i8 MQPR:$val1), (v16i8 MQPR:$val2))),
 912             (v16i8 (MVE_VMINs8 (v16i8 MQPR:$val1), (v16i8 MQPR:$val2)))>;
 913   def : Pat<(v8i16 (smin (v8i16 MQPR:$val1), (v8i16 MQPR:$val2))),
 914             (v8i16 (MVE_VMINs16 (v8i16 MQPR:$val1), (v8i16 MQPR:$val2)))>;
 915   def : Pat<(v4i32 (smin (v4i32 MQPR:$val1), (v4i32 MQPR:$val2))),
 916             (v4i32 (MVE_VMINs32 (v4i32 MQPR:$val1), (v4i32 MQPR:$val2)))>;
 917
 918   def : Pat<(v16i8 (smax (v16i8 MQPR:$val1), (v16i8 MQPR:$val2))),
 919             (v16i8 (MVE_VMAXs8 (v16i8 MQPR:$val1), (v16i8 MQPR:$val2)))>;
 920   def : Pat<(v8i16 (smax (v8i16 MQPR:$val1), (v8i16 MQPR:$val2))),
 921             (v8i16 (MVE_VMAXs16 (v8i16 MQPR:$val1), (v8i16 MQPR:$val2)))>;
 922   def : Pat<(v4i32 (smax (v4i32 MQPR:$val1), (v4i32 MQPR:$val2))),
 923             (v4i32 (MVE_VMAXs32 (v4i32 MQPR:$val1), (v4i32 MQPR:$val2)))>;
 924
 925   def : Pat<(v16i8 (umin (v16i8 MQPR:$val1), (v16i8 MQPR:$val2))),
 926             (v16i8 (MVE_VMINu8 (v16i8 MQPR:$val1), (v16i8 MQPR:$val2)))>;
 927   def : Pat<(v8i16 (umin (v8i16 MQPR:$val1), (v8i16 MQPR:$val2))),
 928             (v8i16 (MVE_VMINu16 (v8i16 MQPR:$val1), (v8i16 MQPR:$val2)))>;
 929   def : Pat<(v4i32 (umin (v4i32 MQPR:$val1), (v4i32 MQPR:$val2))),
 930             (v4i32 (MVE_VMINu32 (v4i32 MQPR:$val1), (v4i32 MQPR:$val2)))>;
 931
 932   def : Pat<(v16i8 (umax (v16i8 MQPR:$val1), (v16i8 MQPR:$val2))),
 933             (v16i8 (MVE_VMAXu8 (v16i8 MQPR:$val1), (v16i8 MQPR:$val2)))>;
 934   def : Pat<(v8i16 (umax (v8i16 MQPR:$val1), (v8i16 MQPR:$val2))),
 935             (v8i16 (MVE_VMAXu16 (v8i16 MQPR:$val1), (v8i16 MQPR:$val2)))>;
 936   def : Pat<(v4i32 (umax (v4i32 MQPR:$val1), (v4i32 MQPR:$val2))),
 937             (v4i32 (MVE_VMAXu32 (v4i32 MQPR:$val1), (v4i32 MQPR:$val2)))>;
 938 }
 939
 940 // end of mve_comp instructions
 941
 942 // start of mve_imm_shift instructions
 943
 944 def MVE_VSHLC : MVE_p<(outs rGPR:$RdmDest, MQPR:$Qd),
 945                       (ins MQPR:$QdSrc, rGPR:$RdmSrc, long_shift:$imm),
 946                       NoItinerary, "vshlc", "", "$QdSrc, $RdmSrc, $imm",
 947                       vpred_n, "$RdmDest = $RdmSrc,$Qd = $QdSrc"> {
 948   bits<5> imm;
 949   bits<4> Qd;
 950   bits<4> RdmDest;
 951
 952   let Inst{28} = 0b0;
 953   let Inst{25-23} = 0b101;
 954   let Inst{22} = Qd{3};
 955   let Inst{21} = 0b1;
 956   let Inst{20-16} = imm{4-0};
 957   let Inst{15-13} = Qd{2-0};
 958   let Inst{12-4} = 0b011111100;
 959   let Inst{3-0} = RdmDest{3-0};
 960 }
 961
 962 class MVE_shift_imm<dag oops, dag iops, string iname, string suffix,
 963                     string ops, vpred_ops vpred, string cstr,
 964                     list<dag> pattern=[]>
 965   : MVE_p<oops, iops, NoItinerary, iname, suffix, ops, vpred, cstr, pattern> {
 966   bits<4> Qd;
 967   bits<4> Qm;
 968
 969   let Inst{22} = Qd{3};
 970   let Inst{15-13} = Qd{2-0};
 971   let Inst{5} = Qm{3};
 972   let Inst{3-1} = Qm{2-0};
 973 }
 974
 975 class MVE_VMOVL<string iname, string suffix, bits<2> sz, bit U,
 976               list<dag> pattern=[]>
 977   : MVE_shift_imm<(outs MQPR:$Qd), (ins MQPR:$Qm),
 978                   iname, suffix, "$Qd, $Qm", vpred_r, "",
 979                   pattern> {
 980   let Inst{28} = U;
 981   let Inst{25-23} = 0b101;
 982   let Inst{21} = 0b1;
 983   let Inst{20-19} = sz{1-0};
 984   let Inst{18-16} = 0b000;
 985   let Inst{11-6} = 0b111101;
 986   let Inst{4} = 0b0;
 987   let Inst{0} = 0b0;
 988 }
 989
 990 multiclass MVE_VMOVL_shift_half<string iname, string suffix, bits<2> sz, bit U,
 991                                 list<dag> pattern=[]> {
 992   def bh : MVE_VMOVL<!strconcat(iname, "b"), suffix, sz, U, pattern> {
 993     let Inst{12} = 0b0;
 994   }
 995   def th : MVE_VMOVL<!strconcat(iname, "t"), suffix, sz, U, pattern> {
 996     let Inst{12} = 0b1;
 997   }
 998 }
 999
1000 defm MVE_VMOVLs8 : MVE_VMOVL_shift_half<"vmovl", "s8", 0b01, 0b0>;
1001 defm MVE_VMOVLu8 : MVE_VMOVL_shift_half<"vmovl", "u8", 0b01, 0b1>;
1002 defm MVE_VMOVLs16 : MVE_VMOVL_shift_half<"vmovl", "s16", 0b10, 0b0>;
1003 defm MVE_VMOVLu16 : MVE_VMOVL_shift_half<"vmovl", "u16", 0b10, 0b1>;
1004
1005 class MVE_VSHLL_imm<string iname, string suffix, bit U, bit th,
1006                     dag immops, list<dag> pattern=[]>
1007   : MVE_shift_imm<(outs MQPR:$Qd), !con((ins MQPR:$Qm), immops),
1008                   iname, suffix, "$Qd, $Qm, $imm", vpred_r, "", pattern> {
1009   let Inst{28} = U;
1010   let Inst{25-23} = 0b101;
1011   let Inst{21} = 0b1;
1012   let Inst{12} = th;
1013   let Inst{11-6} = 0b111101;
1014   let Inst{4} = 0b0;
1015   let Inst{0} = 0b0;
1016 }
1017
1018 // The immediate VSHLL instructions accept shift counts from 1 up to
1019 // the lane width (8 or 16), but the full-width shifts have an
1020 // entirely separate encoding, given below with 'lw' in the name.
1021
1022 class MVE_VSHLL_imm8<string iname, string suffix,
1023                      bit U, bit th, list<dag> pattern=[]>
1024   : MVE_VSHLL_imm<iname, suffix, U, th, (ins mve_shift_imm1_7:$imm), pattern> {
1025   bits<3> imm;
1026   let Inst{20-19} = 0b01;
1027   let Inst{18-16} = imm;
1028 }
1029
1030 class MVE_VSHLL_imm16<string iname, string suffix,
1031                       bit U, bit th, list<dag> pattern=[]>
1032   : MVE_VSHLL_imm<iname, suffix, U, th, (ins mve_shift_imm1_15:$imm), pattern> {
1033   bits<4> imm;
1034   let Inst{20} = 0b1;
1035   let Inst{19-16} = imm;
1036 }
1037
1038 def MVE_VSHLL_imms8bh  : MVE_VSHLL_imm8 <"vshllb", "s8", 0b0, 0b0>;
1039 def MVE_VSHLL_imms8th  : MVE_VSHLL_imm8 <"vshllt", "s8", 0b0, 0b1>;
1040 def MVE_VSHLL_immu8bh  : MVE_VSHLL_imm8 <"vshllb", "u8", 0b1, 0b0>;
1041 def MVE_VSHLL_immu8th  : MVE_VSHLL_imm8 <"vshllt", "u8", 0b1, 0b1>;
1042 def MVE_VSHLL_imms16bh : MVE_VSHLL_imm16<"vshllb", "s16", 0b0, 0b0>;
1043 def MVE_VSHLL_imms16th : MVE_VSHLL_imm16<"vshllt", "s16", 0b0, 0b1>;
1044 def MVE_VSHLL_immu16bh : MVE_VSHLL_imm16<"vshllb", "u16", 0b1, 0b0>;
1045 def MVE_VSHLL_immu16th : MVE_VSHLL_imm16<"vshllt", "u16", 0b1, 0b1>;
1046
1047 class MVE_VSHLL_by_lane_width<string iname, string suffix, bits<2> size,
1048                               bit U, string ops, list<dag> pattern=[]>
1049   : MVE_shift_imm<(outs MQPR:$Qd), (ins MQPR:$Qm),
1050                   iname, suffix, ops, vpred_r, "", pattern> {
1051   let Inst{28} = U;
1052   let Inst{25-23} = 0b100;
1053   let Inst{21-20} = 0b11;
1054   let Inst{19-18} = size{1-0};
1055   let Inst{17-16} = 0b01;
1056   let Inst{11-6} = 0b111000;
1057   let Inst{4} = 0b0;
1058   let Inst{0} = 0b1;
1059 }
1060
1061 multiclass MVE_VSHLL_lw<string iname, string suffix, bits<2> sz, bit U,
1062                               string ops, list<dag> pattern=[]> {
1063   def bh : MVE_VSHLL_by_lane_width<iname#"b", suffix, sz, U, ops, pattern> {
1064     let Inst{12} = 0b0;
1065   }
1066   def th : MVE_VSHLL_by_lane_width<iname#"t", suffix, sz, U, ops, pattern> {
1067     let Inst{12} = 0b1;
1068   }
1069 }
1070
1071 defm MVE_VSHLL_lws8  : MVE_VSHLL_lw<"vshll", "s8",  0b00, 0b0, "$Qd, $Qm, #8">;
1072 defm MVE_VSHLL_lws16 : MVE_VSHLL_lw<"vshll", "s16", 0b01, 0b0, "$Qd, $Qm, #16">;
1073 defm MVE_VSHLL_lwu8  : MVE_VSHLL_lw<"vshll", "u8",  0b00, 0b1, "$Qd, $Qm, #8">;
1074 defm MVE_VSHLL_lwu16 : MVE_VSHLL_lw<"vshll", "u16", 0b01, 0b1, "$Qd, $Qm, #16">;
1075
1076 class MVE_VxSHRN<string iname, string suffix, bit bit_12, bit bit_28,
1077                dag immops, list<dag> pattern=[]>
1078   : MVE_shift_imm<(outs MQPR:$Qd), !con((ins MQPR:$QdSrc, MQPR:$Qm), immops),
1079                   iname, suffix, "$Qd, $Qm, $imm", vpred_n, "$Qd = $QdSrc",
1080                   pattern> {
1081   bits<5> imm;
1082
1083   let Inst{28} = bit_28;
1084   let Inst{25-23} = 0b101;
1085   let Inst{21} = 0b0;
1086   let Inst{20-16} = imm{4-0};
1087   let Inst{12} = bit_12;
1088   let Inst{11-6} = 0b111111;
1089   let Inst{4} = 0b0;
1090   let Inst{0} = 0b1;
1091 }
1092
1093 def MVE_VRSHRNi16bh : MVE_VxSHRN<
1094     "vrshrnb", "i16", 0b0, 0b1, (ins shr_imm8:$imm)> {
1095   let Inst{20-19} = 0b01;
1096 }
1097 def MVE_VRSHRNi16th : MVE_VxSHRN<
1098     "vrshrnt", "i16", 0b1, 0b1,(ins shr_imm8:$imm)> {
1099   let Inst{20-19} = 0b01;
1100 }
1101 def MVE_VRSHRNi32bh : MVE_VxSHRN<
1102     "vrshrnb", "i32", 0b0, 0b1, (ins shr_imm16:$imm)> {
1103   let Inst{20} = 0b1;
1104 }
1105 def MVE_VRSHRNi32th : MVE_VxSHRN<
1106     "vrshrnt", "i32", 0b1, 0b1, (ins shr_imm16:$imm)> {
1107   let Inst{20} = 0b1;
1108 }
1109
1110 def MVE_VSHRNi16bh : MVE_VxSHRN<
1111     "vshrnb", "i16", 0b0, 0b0, (ins shr_imm8:$imm)> {
1112   let Inst{20-19} = 0b01;
1113 }
1114 def MVE_VSHRNi16th : MVE_VxSHRN<
1115     "vshrnt", "i16", 0b1, 0b0, (ins shr_imm8:$imm)> {
1116   let Inst{20-19} = 0b01;
1117 }
1118 def MVE_VSHRNi32bh : MVE_VxSHRN<
1119     "vshrnb", "i32", 0b0, 0b0, (ins shr_imm16:$imm)> {
1120   let Inst{20} = 0b1;
1121 }
1122 def MVE_VSHRNi32th : MVE_VxSHRN<
1123     "vshrnt", "i32", 0b1, 0b0, (ins shr_imm16:$imm)> {
1124   let Inst{20} = 0b1;
1125 }
1126
1127 class MVE_VxQRSHRUN<string iname, string suffix, bit bit_28, bit bit_12, dag immops,
1128                  list<dag> pattern=[]>
1129   : MVE_shift_imm<(outs MQPR:$Qd), !con((ins MQPR:$QdSrc, MQPR:$Qm), immops),
1130                   iname, suffix, "$Qd, $Qm, $imm", vpred_n, "$Qd = $QdSrc",
1131                   pattern> {
1132   bits<5> imm;
1133
1134   let Inst{28} = bit_28;
1135   let Inst{25-23} = 0b101;
1136   let Inst{21} = 0b0;
1137   let Inst{20-16} = imm{4-0};
1138   let Inst{12} = bit_12;
1139   let Inst{11-6} = 0b111111;
1140   let Inst{4} = 0b0;
1141   let Inst{0} = 0b0;
1142 }
1143
1144 def MVE_VQRSHRUNs16bh : MVE_VxQRSHRUN<
1145     "vqrshrunb", "s16", 0b1, 0b0, (ins shr_imm8:$imm)> {
1146   let Inst{20-19} = 0b01;
1147 }
1148 def MVE_VQRSHRUNs16th : MVE_VxQRSHRUN<
1149     "vqrshrunt", "s16", 0b1, 0b1, (ins shr_imm8:$imm)> {
1150   let Inst{20-19} = 0b01;
1151 }
1152 def MVE_VQRSHRUNs32bh : MVE_VxQRSHRUN<
1153     "vqrshrunb", "s32", 0b1, 0b0, (ins shr_imm16:$imm)> {
1154   let Inst{20} = 0b1;
1155 }
1156 def MVE_VQRSHRUNs32th : MVE_VxQRSHRUN<
1157     "vqrshrunt", "s32", 0b1, 0b1, (ins shr_imm16:$imm)> {
1158   let Inst{20} = 0b1;
1159 }
1160
1161 def MVE_VQSHRUNs16bh : MVE_VxQRSHRUN<
1162     "vqshrunb", "s16", 0b0, 0b0, (ins shr_imm8:$imm)> {
1163   let Inst{20-19} = 0b01;
1164 }
1165 def MVE_VQSHRUNs16th : MVE_VxQRSHRUN<
1166     "vqshrunt", "s16", 0b0, 0b1, (ins shr_imm8:$imm)> {
1167   let Inst{20-19} = 0b01;
1168 }
1169 def MVE_VQSHRUNs32bh : MVE_VxQRSHRUN<
1170     "vqshrunb", "s32", 0b0, 0b0, (ins shr_imm16:$imm)> {
1171   let Inst{20} = 0b1;
1172 }
1173 def MVE_VQSHRUNs32th : MVE_VxQRSHRUN<
1174     "vqshrunt", "s32", 0b0, 0b1, (ins shr_imm16:$imm)> {
1175   let Inst{20} = 0b1;
1176 }
1177
1178 class MVE_VxQRSHRN<string iname, string suffix, bit bit_0, bit bit_12,
1179                    dag immops, list<dag> pattern=[]>
1180   : MVE_shift_imm<(outs MQPR:$Qd), !con((ins MQPR:$QdSrc, MQPR:$Qm), immops),
1181                   iname, suffix, "$Qd, $Qm, $imm", vpred_n, "$Qd = $QdSrc",
1182                   pattern> {
1183   bits<5> imm;
1184
1185   let Inst{25-23} = 0b101;
1186   let Inst{21} = 0b0;
1187   let Inst{20-16} = imm{4-0};
1188   let Inst{12} = bit_12;
1189   let Inst{11-6} = 0b111101;
1190   let Inst{4} = 0b0;
1191   let Inst{0} = bit_0;
1192 }
1193
1194 multiclass MVE_VxQRSHRN_types<string iname, bit bit_0, bit bit_12> {
1195   def s16 : MVE_VxQRSHRN<iname, "s16", bit_0, bit_12, (ins shr_imm8:$imm)> {
1196     let Inst{28} = 0b0;
1197     let Inst{20-19} = 0b01;
1198   }
1199   def u16 : MVE_VxQRSHRN<iname, "u16", bit_0, bit_12, (ins shr_imm8:$imm)> {
1200     let Inst{28} = 0b1;
1201     let Inst{20-19} = 0b01;
1202   }
1203   def s32 : MVE_VxQRSHRN<iname, "s32", bit_0, bit_12, (ins shr_imm16:$imm)> {
1204     let Inst{28} = 0b0;
1205     let Inst{20} = 0b1;
1206   }
1207   def u32 : MVE_VxQRSHRN<iname, "u32", bit_0, bit_12, (ins shr_imm16:$imm)> {
1208     let Inst{28} = 0b1;
1209     let Inst{20} = 0b1;
1210   }
1211 }
1212
1213 defm MVE_VQRSHRNbh : MVE_VxQRSHRN_types<"vqrshrnb", 0b1, 0b0>;
1214 defm MVE_VQRSHRNth : MVE_VxQRSHRN_types<"vqrshrnt", 0b1, 0b1>;
1215 defm MVE_VQSHRNbh  : MVE_VxQRSHRN_types<"vqshrnb", 0b0, 0b0>;
1216 defm MVE_VQSHRNth  : MVE_VxQRSHRN_types<"vqshrnt", 0b0, 0b1>;
1217
1218 // end of mve_imm_shift instructions
1219
1220 // start of mve_shift instructions
1221
1222 class MVE_shift_by_vec<string iname, string suffix, bit U,
1223                        bits<2> size, bit bit_4, bit bit_8>
1224   : MVE_p<(outs MQPR:$Qd), (ins MQPR:$Qm, MQPR:$Qn), NoItinerary,
1225            iname, suffix, "$Qd, $Qm, $Qn", vpred_r, "", []> {
1226   // Shift instructions which take a vector of shift counts
1227   bits<4> Qd;
1228   bits<4> Qm;
1229   bits<4> Qn;
1230
1231   let Inst{28} = U;
1232   let Inst{25-24} = 0b11;
1233   let Inst{23} = 0b0;
1234   let Inst{22} = Qd{3};
1235   let Inst{21-20} = size;
1236   let Inst{19-17} = Qn{2-0};
1237   let Inst{16} = 0b0;
1238   let Inst{15-13} = Qd{2-0};
1239   let Inst{12-9} = 0b0010;
1240   let Inst{8} = bit_8;
1241   let Inst{7} = Qn{3};
1242   let Inst{6} = 0b1;
1243   let Inst{5} = Qm{3};
1244   let Inst{4} = bit_4;
1245   let Inst{3-1} = Qm{2-0};
1246   let Inst{0} = 0b0;
1247 }
1248
1249 multiclass mve_shift_by_vec_multi<string iname, bit bit_4, bit bit_8> {
1250   def s8  : MVE_shift_by_vec<iname, "s8", 0b0, 0b00, bit_4, bit_8>;
1251   def s16 : MVE_shift_by_vec<iname, "s16", 0b0, 0b01, bit_4, bit_8>;
1252   def s32 : MVE_shift_by_vec<iname, "s32", 0b0, 0b10, bit_4, bit_8>;
1253   def u8  : MVE_shift_by_vec<iname, "u8", 0b1, 0b00, bit_4, bit_8>;
1254   def u16 : MVE_shift_by_vec<iname, "u16", 0b1, 0b01, bit_4, bit_8>;
1255   def u32 : MVE_shift_by_vec<iname, "u32", 0b1, 0b10, bit_4, bit_8>;
1256 }
1257
1258 defm MVE_VSHL_by_vec   : mve_shift_by_vec_multi<"vshl",   0b0, 0b0>;
1259 defm MVE_VQSHL_by_vec  : mve_shift_by_vec_multi<"vqshl",  0b1, 0b0>;
1260 defm MVE_VQRSHL_by_vec : mve_shift_by_vec_multi<"vqrshl", 0b1, 0b1>;
1261 defm MVE_VRSHL_by_vec  : mve_shift_by_vec_multi<"vrshl",  0b0, 0b1>;
1262
1263 class MVE_shift_with_imm<string iname, string suffix, dag oops, dag iops,
1264                          string ops, vpred_ops vpred, string cstr,
1265                          list<dag> pattern=[]>
1266   : MVE_p<oops, iops, NoItinerary, iname, suffix, ops, vpred, cstr, pattern> {
1267   bits<4> Qd;
1268   bits<4> Qm;
1269
1270   let Inst{23} = 0b1;
1271   let Inst{22} = Qd{3};
1272   let Inst{15-13} = Qd{2-0};
1273   let Inst{12-11} = 0b00;
1274   let Inst{7-6} = 0b01;
1275   let Inst{5} = Qm{3};
1276   let Inst{4} = 0b1;
1277   let Inst{3-1} = Qm{2-0};
1278   let Inst{0} = 0b0;
1279 }
1280
1281 class MVE_VSxI_imm<string iname, string suffix, bit bit_8, dag imm>
1282   : MVE_shift_with_imm<iname, suffix, (outs MQPR:$Qd),
1283                        !con((ins MQPR:$Qd_src, MQPR:$Qm), imm),
1284                        "$Qd, $Qm, $imm", vpred_n, "$Qd = $Qd_src"> {
1285   bits<6> imm;
1286   let Inst{28} = 0b1;
1287   let Inst{25-24} = 0b11;
1288   let Inst{21-16} = imm;
1289   let Inst{10-9} = 0b10;
1290   let Inst{8} = bit_8;
1291 }
1292
1293 def MVE_VSRIimm8 : MVE_VSxI_imm<"vsri", "8", 0b0, (ins shr_imm8:$imm)> {
1294   let Inst{21-19} = 0b001;
1295 }
1296
1297 def MVE_VSRIimm16 : MVE_VSxI_imm<"vsri", "16", 0b0, (ins shr_imm16:$imm)> {
1298   let Inst{21-20} = 0b01;
1299 }
1300
1301 def MVE_VSRIimm32 : MVE_VSxI_imm<"vsri", "32", 0b0, (ins shr_imm32:$imm)> {
1302   let Inst{21} = 0b1;
1303 }
1304
1305 def MVE_VSLIimm8 : MVE_VSxI_imm<"vsli", "8", 0b1, (ins imm0_7:$imm)> {
1306   let Inst{21-19} = 0b001;
1307 }
1308
1309 def MVE_VSLIimm16 : MVE_VSxI_imm<"vsli", "16", 0b1, (ins imm0_15:$imm)> {
1310   let Inst{21-20} = 0b01;
1311 }
1312
1313 def MVE_VSLIimm32 : MVE_VSxI_imm<"vsli", "32", 0b1,(ins imm0_31:$imm)> {
1314   let Inst{21} = 0b1;
1315 }
1316
1317 class MVE_VQSHL_imm<string suffix, dag imm>
1318   : MVE_shift_with_imm<"vqshl", suffix, (outs MQPR:$Qd),
1319                        !con((ins MQPR:$Qm), imm), "$Qd, $Qm, $imm",
1320                        vpred_r, ""> {
1321   bits<6> imm;
1322
1323   let Inst{25-24} = 0b11;
1324   let Inst{21-16} = imm;
1325   let Inst{10-8} = 0b111;
1326 }
1327
1328 def MVE_VSLIimms8 : MVE_VQSHL_imm<"s8", (ins imm0_7:$imm)> {
1329   let Inst{28} = 0b0;
1330   let Inst{21-19} = 0b001;
1331 }
1332
1333 def MVE_VSLIimmu8 : MVE_VQSHL_imm<"u8", (ins imm0_7:$imm)> {
1334   let Inst{28} = 0b1;
1335   let Inst{21-19} = 0b001;
1336 }
1337
1338 def MVE_VSLIimms16 : MVE_VQSHL_imm<"s16", (ins imm0_15:$imm)> {
1339   let Inst{28} = 0b0;
1340   let Inst{21-20} = 0b01;
1341 }
1342
1343 def MVE_VSLIimmu16 : MVE_VQSHL_imm<"u16", (ins imm0_15:$imm)> {
1344   let Inst{28} = 0b1;
1345   let Inst{21-20} = 0b01;
1346 }
1347
1348 def MVE_VSLIimms32 : MVE_VQSHL_imm<"s32", (ins imm0_31:$imm)> {
1349   let Inst{28} = 0b0;
1350   let Inst{21} = 0b1;
1351 }
1352
1353 def MVE_VSLIimmu32 : MVE_VQSHL_imm<"u32", (ins imm0_31:$imm)> {
1354   let Inst{28} = 0b1;
1355   let Inst{21} = 0b1;
1356 }
1357
1358 class MVE_VQSHLU_imm<string suffix, dag imm>
1359   : MVE_shift_with_imm<"vqshlu", suffix, (outs MQPR:$Qd),
1360                        !con((ins MQPR:$Qm), imm), "$Qd, $Qm, $imm",
1361                        vpred_r, ""> {
1362   bits<6> imm;
1363
1364   let Inst{28} = 0b1;
1365   let Inst{25-24} = 0b11;
1366   let Inst{21-16} = imm;
1367   let Inst{10-8} = 0b110;
1368 }
1369
1370 def MVE_VQSHLU_imms8 : MVE_VQSHLU_imm<"s8", (ins imm0_7:$imm)> {
1371   let Inst{21-19} = 0b001;
1372 }
1373
1374 def MVE_VQSHLU_imms16 : MVE_VQSHLU_imm<"s16", (ins imm0_15:$imm)> {
1375   let Inst{21-20} = 0b01;
1376 }
1377
1378 def MVE_VQSHLU_imms32 : MVE_VQSHLU_imm<"s32", (ins imm0_31:$imm)> {
1379   let Inst{21} = 0b1;
1380 }
1381
1382 class MVE_VRSHR_imm<string suffix, dag imm>
1383   : MVE_shift_with_imm<"vrshr", suffix, (outs MQPR:$Qd),
1384                        !con((ins MQPR:$Qm), imm), "$Qd, $Qm, $imm",
1385                        vpred_r, ""> {
1386   bits<6> imm;
1387
1388   let Inst{25-24} = 0b11;
1389   let Inst{21-16} = imm;
1390   let Inst{10-8} = 0b010;
1391 }
1392
1393 def MVE_VRSHR_imms8 : MVE_VRSHR_imm<"s8", (ins shr_imm8:$imm)> {
1394   let Inst{28} = 0b0;
1395   let Inst{21-19} = 0b001;
1396 }
1397
1398 def MVE_VRSHR_immu8 : MVE_VRSHR_imm<"u8", (ins shr_imm8:$imm)> {
1399   let Inst{28} = 0b1;
1400   let Inst{21-19} = 0b001;
1401 }
1402
1403 def MVE_VRSHR_imms16 : MVE_VRSHR_imm<"s16", (ins shr_imm16:$imm)> {
1404   let Inst{28} = 0b0;
1405   let Inst{21-20} = 0b01;
1406 }
1407
1408 def MVE_VRSHR_immu16 : MVE_VRSHR_imm<"u16", (ins shr_imm16:$imm)> {
1409   let Inst{28} = 0b1;
1410   let Inst{21-20} = 0b01;
1411 }
1412
1413 def MVE_VRSHR_imms32 : MVE_VRSHR_imm<"s32", (ins shr_imm32:$imm)> {
1414   let Inst{28} = 0b0;
1415   let Inst{21} = 0b1;
1416 }
1417
1418 def MVE_VRSHR_immu32 : MVE_VRSHR_imm<"u32", (ins shr_imm32:$imm)> {
1419   let Inst{28} = 0b1;
1420   let Inst{21} = 0b1;
1421 }
1422
1423 class MVE_VSHR_imm<string suffix, dag imm>
1424   : MVE_shift_with_imm<"vshr", suffix, (outs MQPR:$Qd),
1425                        !con((ins MQPR:$Qm), imm), "$Qd, $Qm, $imm",
1426                        vpred_r, ""> {
1427   bits<6> imm;
1428
1429   let Inst{25-24} = 0b11;
1430   let Inst{21-16} = imm;
1431   let Inst{10-8} = 0b000;
1432 }
1433
1434 def MVE_VSHR_imms8 : MVE_VSHR_imm<"s8", (ins shr_imm8:$imm)> {
1435   let Inst{28} = 0b0;
1436   let Inst{21-19} = 0b001;
1437 }
1438
1439 def MVE_VSHR_immu8 : MVE_VSHR_imm<"u8", (ins shr_imm8:$imm)> {
1440   let Inst{28} = 0b1;
1441   let Inst{21-19} = 0b001;
1442 }
1443
1444 def MVE_VSHR_imms16 : MVE_VSHR_imm<"s16", (ins shr_imm16:$imm)> {
1445   let Inst{28} = 0b0;
1446   let Inst{21-20} = 0b01;
1447 }
1448
1449 def MVE_VSHR_immu16 : MVE_VSHR_imm<"u16", (ins shr_imm16:$imm)> {
1450   let Inst{28} = 0b1;
1451   let Inst{21-20} = 0b01;
1452 }
1453
1454 def MVE_VSHR_imms32 : MVE_VSHR_imm<"s32", (ins shr_imm32:$imm)> {
1455   let Inst{28} = 0b0;
1456   let Inst{21} = 0b1;
1457 }
1458
1459 def MVE_VSHR_immu32 : MVE_VSHR_imm<"u32", (ins shr_imm32:$imm)> {
1460   let Inst{28} = 0b1;
1461   let Inst{21} = 0b1;
1462 }
1463
1464 class MVE_VSHL_imm<string suffix, dag imm>
1465   : MVE_shift_with_imm<"vshl", suffix, (outs MQPR:$Qd),
1466                        !con((ins MQPR:$Qm), imm), "$Qd, $Qm, $imm",
1467                        vpred_r, ""> {
1468   bits<6> imm;
1469
1470   let Inst{28} = 0b0;
1471   let Inst{25-24} = 0b11;
1472   let Inst{21-16} = imm;
1473   let Inst{10-8} = 0b101;
1474 }
1475
1476 def MVE_VSHL_immi8 : MVE_VSHL_imm<"i8", (ins imm0_7:$imm)> {
1477   let Inst{21-19} = 0b001;
1478 }
1479
1480 def MVE_VSHL_immi16 : MVE_VSHL_imm<"i16", (ins imm0_15:$imm)> {
1481   let Inst{21-20} = 0b01;
1482 }
1483
1484 def MVE_VSHL_immi32 : MVE_VSHL_imm<"i32", (ins imm0_31:$imm)> {
1485   let Inst{21} = 0b1;
1486 }
1487 // end of mve_shift instructions
1488
1489 // start of mve_bit instructions
1490
1491 class MVE_bit_arith<dag oops, dag iops, string iname, string suffix,
1492                     string ops, string cstr, list<dag> pattern=[]>
1493   : MVE_p<oops, iops, NoItinerary, iname, suffix, ops, vpred_r, cstr, pattern> {
1494   bits<4> Qd;
1495   bits<4> Qm;
1496
1497   let Inst{22} = Qd{3};
1498   let Inst{15-13} = Qd{2-0};
1499   let Inst{5} = Qm{3};
1500   let Inst{3-1} = Qm{2-0};
1501 }
1502
1503 def MVE_VBIC : MVE_bit_arith<(outs MQPR:$Qd), (ins MQPR:$Qn, MQPR:$Qm),
1504                              "vbic", "", "$Qd, $Qn, $Qm", ""> {
1505   bits<4> Qn;
1506
1507   let Inst{28} = 0b0;
1508   let Inst{25-23} = 0b110;
1509   let Inst{21-20} = 0b01;
1510   let Inst{19-17} = Qn{2-0};
1511   let Inst{16} = 0b0;
1512   let Inst{12-8} = 0b00001;
1513   let Inst{7} = Qn{3};
1514   let Inst{6} = 0b1;
1515   let Inst{4} = 0b1;
1516   let Inst{0} = 0b0;
1517 }
1518
1519 class MVE_VREV<string iname, string suffix, bits<2> size, bits<2> bit_8_7>
1520   : MVE_bit_arith<(outs MQPR:$Qd), (ins MQPR:$Qm), iname,
1521                   suffix, "$Qd, $Qm", ""> {
1522
1523   let Inst{28} = 0b1;
1524   let Inst{25-23} = 0b111;
1525   let Inst{21-20} = 0b11;
1526   let Inst{19-18} = size;
1527   let Inst{17-16} = 0b00;
1528   let Inst{12-9} = 0b0000;
1529   let Inst{8-7} = bit_8_7;
1530   let Inst{6} = 0b1;
1531   let Inst{4} = 0b0;
1532   let Inst{0} = 0b0;
1533 }
1534
1535 def MVE_VREV64_8  : MVE_VREV<"vrev64", "8", 0b00, 0b00>;
1536 def MVE_VREV64_16 : MVE_VREV<"vrev64", "16", 0b01, 0b00>;
1537 def MVE_VREV64_32 : MVE_VREV<"vrev64", "32", 0b10, 0b00>;
1538
1539 def MVE_VREV32_8  : MVE_VREV<"vrev32", "8", 0b00, 0b01>;
1540 def MVE_VREV32_16 : MVE_VREV<"vrev32", "16", 0b01, 0b01>;
1541
1542 def MVE_VREV16_8  : MVE_VREV<"vrev16", "8", 0b00, 0b10>;
1543
1544 let Predicates = [HasMVEInt] in {
1545 def : Pat<(v4i32 (ARMvrev64 (v4i32 MQPR:$src))),
1546           (v4i32 (MVE_VREV64_32 (v4i32 MQPR:$src)))>;
1547 def : Pat<(v8i16 (ARMvrev64 (v8i16 MQPR:$src))),
1548           (v8i16 (MVE_VREV64_16 (v8i16 MQPR:$src)))>;
1549 def : Pat<(v16i8 (ARMvrev64 (v16i8 MQPR:$src))),
1550           (v16i8 (MVE_VREV64_8  (v16i8 MQPR:$src)))>;
1551
1552 def : Pat<(v8i16 (ARMvrev32 (v8i16 MQPR:$src))),
1553           (v8i16 (MVE_VREV32_16 (v8i16 MQPR:$src)))>;
1554 def : Pat<(v16i8 (ARMvrev32 (v16i8 MQPR:$src))),
1555           (v16i8 (MVE_VREV32_8  (v16i8 MQPR:$src)))>;
1556
1557 def : Pat<(v16i8 (ARMvrev16 (v16i8 MQPR:$src))),
1558           (v16i8 (MVE_VREV16_8  (v16i8 MQPR:$src)))>;
1559
1560 def : Pat<(v4f32 (ARMvrev64 (v4f32 MQPR:$src))),
1561           (v4f32 (MVE_VREV64_32 (v4f32 MQPR:$src)))>;
1562 def : Pat<(v8f16 (ARMvrev64 (v8f16 MQPR:$src))),
1563           (v8f16 (MVE_VREV64_16 (v8f16 MQPR:$src)))>;
1564 def : Pat<(v8f16 (ARMvrev32 (v8f16 MQPR:$src))),
1565           (v8f16 (MVE_VREV32_16 (v8f16 MQPR:$src)))>;
1566 }
1567
1568 def MVE_VMVN : MVE_bit_arith<(outs MQPR:$Qd), (ins MQPR:$Qm),
1569                              "vmvn", "", "$Qd, $Qm", ""> {
1570   let Inst{28} = 0b1;
1571   let Inst{25-23} = 0b111;
1572   let Inst{21-16} = 0b110000;
1573   let Inst{12-6} = 0b0010111;
1574   let Inst{4} = 0b0;
1575   let Inst{0} = 0b0;
1576 }
1577
1578 let Predicates = [HasMVEInt] in {
1579   def : Pat<(v16i8 (vnotq  (v16i8 MQPR:$val1))),
1580             (v16i8 (MVE_VMVN (v16i8 MQPR:$val1)))>;
1581   def : Pat<(v8i16 (vnotq  (v8i16 MQPR:$val1))),
1582             (v8i16 (MVE_VMVN (v8i16 MQPR:$val1)))>;
1583   def : Pat<(v4i32 (vnotq  (v4i32 MQPR:$val1))),
1584             (v4i32 (MVE_VMVN (v4i32 MQPR:$val1)))>;
1585 }
1586
1587 class MVE_bit_ops<string iname, bits<2> bit_21_20, bit bit_28>
1588   : MVE_bit_arith<(outs MQPR:$Qd), (ins MQPR:$Qn, MQPR:$Qm),
1589                   iname, "", "$Qd, $Qn, $Qm", ""> {
1590   bits<4> Qn;
1591
1592   let Inst{28} = bit_28;
1593   let Inst{25-23} = 0b110;
1594   let Inst{21-20} = bit_21_20;
1595   let Inst{19-17} = Qn{2-0};
1596   let Inst{16} = 0b0;
1597   let Inst{12-8} = 0b00001;
1598   let Inst{7} = Qn{3};
1599   let Inst{6} = 0b1;
1600   let Inst{4} = 0b1;
1601   let Inst{0} = 0b0;
1602 }
1603
1604 def MVE_VEOR : MVE_bit_ops<"veor", 0b00, 0b1>;
1605 def MVE_VORN : MVE_bit_ops<"vorn", 0b11, 0b0>;
1606 def MVE_VORR : MVE_bit_ops<"vorr", 0b10, 0b0>;
1607 def MVE_VAND : MVE_bit_ops<"vand", 0b00, 0b0>;
1608
1609 // add ignored suffixes as aliases
1610
1611 foreach s=["s8", "s16", "s32", "u8", "u16", "u32", "i8", "i16", "i32", "f16", "f32"] in {
1612   def : MVEInstAlias<"vbic${vp}." # s # "\t$QdSrc, $QnSrc, $QmSrc",
1613         (MVE_VBIC MQPR:$QdSrc, MQPR:$QnSrc, MQPR:$QmSrc, vpred_r:$vp)>;
1614   def : MVEInstAlias<"veor${vp}." # s # "\t$QdSrc, $QnSrc, $QmSrc",
1615         (MVE_VEOR MQPR:$QdSrc, MQPR:$QnSrc, MQPR:$QmSrc, vpred_r:$vp)>;
1616   def : MVEInstAlias<"vorn${vp}." # s # "\t$QdSrc, $QnSrc, $QmSrc",
1617         (MVE_VORN MQPR:$QdSrc, MQPR:$QnSrc, MQPR:$QmSrc, vpred_r:$vp)>;
1618   def : MVEInstAlias<"vorr${vp}." # s # "\t$QdSrc, $QnSrc, $QmSrc",
1619         (MVE_VORR MQPR:$QdSrc, MQPR:$QnSrc, MQPR:$QmSrc, vpred_r:$vp)>;
1620   def : MVEInstAlias<"vand${vp}." # s # "\t$QdSrc, $QnSrc, $QmSrc",
1621         (MVE_VAND MQPR:$QdSrc, MQPR:$QnSrc, MQPR:$QmSrc, vpred_r:$vp)>;
1622 }
1623
1624 let Predicates = [HasMVEInt] in {
1625   def : Pat<(v16i8 (and (v16i8 MQPR:$val1), (v16i8 MQPR:$val2))),
1626             (v16i8 (MVE_VAND (v16i8 MQPR:$val1), (v16i8 MQPR:$val2)))>;
1627   def : Pat<(v8i16 (and (v8i16 MQPR:$val1), (v8i16 MQPR:$val2))),
1628             (v8i16 (MVE_VAND (v8i16 MQPR:$val1), (v8i16 MQPR:$val2)))>;
1629   def : Pat<(v4i32 (and (v4i32 MQPR:$val1), (v4i32 MQPR:$val2))),
1630             (v4i32 (MVE_VAND (v4i32 MQPR:$val1), (v4i32 MQPR:$val2)))>;
1631
1632   def : Pat<(v16i8 (or (v16i8 MQPR:$val1), (v16i8 MQPR:$val2))),
1633             (v16i8 (MVE_VORR (v16i8 MQPR:$val1), (v16i8 MQPR:$val2)))>;
1634   def : Pat<(v8i16 (or (v8i16 MQPR:$val1), (v8i16 MQPR:$val2))),
1635             (v8i16 (MVE_VORR (v8i16 MQPR:$val1), (v8i16 MQPR:$val2)))>;
1636   def : Pat<(v4i32 (or (v4i32 MQPR:$val1), (v4i32 MQPR:$val2))),
1637             (v4i32 (MVE_VORR (v4i32 MQPR:$val1), (v4i32 MQPR:$val2)))>;
1638
1639   def : Pat<(v16i8 (xor (v16i8 MQPR:$val1), (v16i8 MQPR:$val2))),
1640             (v16i8 (MVE_VEOR (v16i8 MQPR:$val1), (v16i8 MQPR:$val2)))>;
1641   def : Pat<(v8i16 (xor (v8i16 MQPR:$val1), (v8i16 MQPR:$val2))),
1642             (v8i16 (MVE_VEOR (v8i16 MQPR:$val1), (v8i16 MQPR:$val2)))>;
1643   def : Pat<(v4i32 (xor (v4i32 MQPR:$val1), (v4i32 MQPR:$val2))),
1644             (v4i32 (MVE_VEOR (v4i32 MQPR:$val1), (v4i32 MQPR:$val2)))>;
1645
1646   def : Pat<(v16i8 (and (v16i8 MQPR:$val1), (vnotq MQPR:$val2))),
1647             (v16i8 (MVE_VBIC (v16i8 MQPR:$val1), (v16i8 MQPR:$val2)))>;
1648   def : Pat<(v8i16 (and (v8i16 MQPR:$val1), (vnotq MQPR:$val2))),
1649             (v8i16 (MVE_VBIC (v8i16 MQPR:$val1), (v8i16 MQPR:$val2)))>;
1650   def : Pat<(v4i32 (and (v4i32 MQPR:$val1), (vnotq MQPR:$val2))),
1651             (v4i32 (MVE_VBIC (v4i32 MQPR:$val1), (v4i32 MQPR:$val2)))>;
1652
1653   def : Pat<(v16i8 (or (v16i8 MQPR:$val1), (vnotq (v16i8 MQPR:$val2)))),
1654             (v16i8 (MVE_VORN (v16i8 MQPR:$val1), (v16i8 MQPR:$val2)))>;
1655   def : Pat<(v8i16 (or (v8i16 MQPR:$val1), (vnotq MQPR:$val2))),
1656             (v8i16 (MVE_VORN (v8i16 MQPR:$val1), (v8i16 MQPR:$val2)))>;
1657   def : Pat<(v4i32 (or (v4i32 MQPR:$val1), (vnotq MQPR:$val2))),
1658             (v4i32 (MVE_VORN (v4i32 MQPR:$val1), (v4i32 MQPR:$val2)))>;
1659 }
1660
1661 class MVE_bit_cmode<string iname, string suffix, bits<4> cmode, dag inOps>
1662   : MVE_p<(outs MQPR:$Qd), inOps, NoItinerary,
1663           iname, suffix, "$Qd, $imm", vpred_n, "$Qd = $Qd_src"> {
1664   bits<8> imm;
1665   bits<4> Qd;
1666
1667   let Inst{28} = imm{7};
1668   let Inst{27-23} = 0b11111;
1669   let Inst{22} = Qd{3};
1670   let Inst{21-19} = 0b000;
1671   let Inst{18-16} = imm{6-4};
1672   let Inst{15-13} = Qd{2-0};
1673   let Inst{12} = 0b0;
1674   let Inst{11-8} = cmode;
1675   let Inst{7-6} = 0b01;
1676   let Inst{4} = 0b1;
1677   let Inst{3-0} = imm{3-0};
1678 }
1679
1680 class MVE_VORR<string suffix, bits<4> cmode, ExpandImm imm_type>
1681   : MVE_bit_cmode<"vorr", suffix, cmode, (ins MQPR:$Qd_src, imm_type:$imm)> {
1682   let Inst{5} = 0b0;
1683 }
1684
1685 def MVE_VORRIZ0v4i32  : MVE_VORR<"i32", 0b0001, expzero00>;
1686 def MVE_VORRIZ0v8i16  : MVE_VORR<"i16", 0b1001, expzero00>;
1687 def MVE_VORRIZ8v4i32  : MVE_VORR<"i32", 0b0011, expzero08>;
1688 def MVE_VORRIZ8v8i16  : MVE_VORR<"i16", 0b1011, expzero08>;
1689 def MVE_VORRIZ16v4i32 : MVE_VORR<"i32", 0b0101, expzero16>;
1690 def MVE_VORRIZ24v4i32 : MVE_VORR<"i32", 0b0111, expzero24>;
1691
1692 def MVE_VORNIZ0v4i32 : MVEAsmPseudo<"vorn${vp}.i32\t$Qd, $imm",
1693     (ins MQPR:$Qd_src, expzero00inv32:$imm, vpred_n:$vp), (outs MQPR:$Qd)>;
1694 def MVE_VORNIZ0v8i16 : MVEAsmPseudo<"vorn${vp}.i16\t$Qd, $imm",
1695     (ins MQPR:$Qd_src, expzero00inv16:$imm, vpred_n:$vp), (outs MQPR:$Qd)>;
1696 def MVE_VORNIZ8v4i32 : MVEAsmPseudo<"vorn${vp}.i32\t$Qd, $imm",
1697     (ins MQPR:$Qd_src, expzero08inv32:$imm, vpred_n:$vp), (outs MQPR:$Qd)>;
1698 def MVE_VORNIZ8v8i16 : MVEAsmPseudo<"vorn${vp}.i16\t$Qd, $imm",
1699     (ins MQPR:$Qd_src, expzero08inv16:$imm, vpred_n:$vp), (outs MQPR:$Qd)>;
1700 def MVE_VORNIZ16v4i32 : MVEAsmPseudo<"vorn${vp}.i32\t$Qd, $imm",
1701     (ins MQPR:$Qd_src, expzero16inv32:$imm, vpred_n:$vp), (outs MQPR:$Qd)>;
1702 def MVE_VORNIZ24v4i32 : MVEAsmPseudo<"vorn${vp}.i32\t$Qd, $imm",
1703     (ins MQPR:$Qd_src, expzero24inv32:$imm, vpred_n:$vp), (outs MQPR:$Qd)>;
1704
1705 def MVE_VMOV : MVEInstAlias<"vmov${vp}\t$Qd, $Qm",
1706     (MVE_VORR MQPR:$Qd, MQPR:$Qm, MQPR:$Qm, vpred_r:$vp)>;
1707
1708 class MVE_VBIC<string suffix, bits<4> cmode, ExpandImm imm_type>
1709   : MVE_bit_cmode<"vbic", suffix, cmode, (ins MQPR:$Qd_src, imm_type:$imm)> {
1710   let Inst{5} = 0b1;
1711 }
1712
1713 def MVE_VBICIZ0v4i32  : MVE_VBIC<"i32", 0b0001, expzero00>;
1714 def MVE_VBICIZ0v8i16  : MVE_VBIC<"i16", 0b1001, expzero00>;
1715 def MVE_VBICIZ8v4i32  : MVE_VBIC<"i32", 0b0011, expzero08>;
1716 def MVE_VBICIZ8v8i16  : MVE_VBIC<"i16", 0b1011, expzero08>;
1717 def MVE_VBICIZ16v4i32 : MVE_VBIC<"i32", 0b0101, expzero16>;
1718 def MVE_VBICIZ24v4i32 : MVE_VBIC<"i32", 0b0111, expzero24>;
1719
1720 def MVE_VANDIZ0v4i32 : MVEAsmPseudo<"vand${vp}.i32\t$Qda, $imm",
1721     (ins MQPR:$Qda_src, expzero00inv32:$imm, vpred_n:$vp), (outs MQPR:$Qda)>;
1722 def MVE_VANDIZ0v8i16 : MVEAsmPseudo<"vand${vp}.i16\t$Qda, $imm",
1723     (ins MQPR:$Qda_src, expzero00inv16:$imm, vpred_n:$vp), (outs MQPR:$Qda)>;
1724 def MVE_VANDIZ8v4i32 : MVEAsmPseudo<"vand${vp}.i32\t$Qda, $imm",
1725     (ins MQPR:$Qda_src, expzero08inv32:$imm, vpred_n:$vp), (outs MQPR:$Qda)>;
1726 def MVE_VANDIZ8v8i16 : MVEAsmPseudo<"vand${vp}.i16\t$Qda, $imm",
1727     (ins MQPR:$Qda_src, expzero08inv16:$imm, vpred_n:$vp), (outs MQPR:$Qda)>;
1728 def MVE_VANDIZ16v4i32 : MVEAsmPseudo<"vand${vp}.i32\t$Qda, $imm",
1729     (ins MQPR:$Qda_src, expzero16inv32:$imm, vpred_n:$vp), (outs MQPR:$Qda)>;
1730 def MVE_VANDIZ24v4i32 : MVEAsmPseudo<"vand${vp}.i32\t$Qda, $imm",
1731     (ins MQPR:$Qda_src, expzero24inv32:$imm, vpred_n:$vp), (outs MQPR:$Qda)>;
1732
1733 class MVE_VMOV_lane_direction {
1734   bit bit_20;
1735   dag oops;
1736   dag iops;
1737   string ops;
1738   string cstr;
1739 }
1740 def MVE_VMOV_from_lane : MVE_VMOV_lane_direction {
1741   let bit_20 = 0b1;
1742   let oops = (outs rGPR:$Rt);
1743   let iops = (ins MQPR:$Qd);
1744   let ops = "$Rt, $Qd$Idx";
1745   let cstr = "";
1746 }
1747 def MVE_VMOV_to_lane : MVE_VMOV_lane_direction {
1748   let bit_20 = 0b0;
1749   let oops = (outs MQPR:$Qd);
1750   let iops = (ins MQPR:$Qd_src, rGPR:$Rt);
1751   let ops = "$Qd$Idx, $Rt";
1752   let cstr = "$Qd = $Qd_src";
1753 }
1754
1755 class MVE_VMOV_lane<string suffix, bit U, dag indexop,
1756                     MVE_VMOV_lane_direction dir>
1757   : MVE_VMOV_lane_base<dir.oops, !con(dir.iops, indexop), NoItinerary,
1758                        "vmov", suffix, dir.ops, dir.cstr, []> {
1759   bits<4> Qd;
1760   bits<4> Rt;
1761
1762   let Inst{31-24} = 0b11101110;
1763   let Inst{23} = U;
1764   let Inst{20} = dir.bit_20;
1765   let Inst{19-17} = Qd{2-0};
1766   let Inst{15-12} = Rt{3-0};
1767   let Inst{11-8} = 0b1011;
1768   let Inst{7} = Qd{3};
1769   let Inst{4-0} = 0b10000;
1770 }
1771
1772 class MVE_VMOV_lane_32<MVE_VMOV_lane_direction dir>
1773     : MVE_VMOV_lane<"32", 0b0, (ins MVEVectorIndex<4>:$Idx), dir> {
1774   bits<2> Idx;
1775   let Inst{22} = 0b0;
1776   let Inst{6-5} = 0b00;
1777   let Inst{16} = Idx{1};
1778   let Inst{21} = Idx{0};
1779
1780   let Predicates = [HasFPRegsV8_1M];
1781 }
1782
1783 class MVE_VMOV_lane_16<string suffix, bit U, MVE_VMOV_lane_direction dir>
1784   : MVE_VMOV_lane<suffix, U, (ins MVEVectorIndex<8>:$Idx), dir> {
1785   bits<3> Idx;
1786   let Inst{22} = 0b0;
1787   let Inst{5} = 0b1;
1788   let Inst{16} = Idx{2};
1789   let Inst{21} = Idx{1};
1790   let Inst{6} = Idx{0};
1791 }
1792
1793 class MVE_VMOV_lane_8<string suffix, bit U, MVE_VMOV_lane_direction dir>
1794   : MVE_VMOV_lane<suffix, U, (ins MVEVectorIndex<16>:$Idx), dir> {
1795   bits<4> Idx;
1796   let Inst{22} = 0b1;
1797   let Inst{16} = Idx{3};
1798   let Inst{21} = Idx{2};
1799   let Inst{6} = Idx{1};
1800   let Inst{5} = Idx{0};
1801 }
1802
1803 def MVE_VMOV_from_lane_32  : MVE_VMOV_lane_32<            MVE_VMOV_from_lane>;
1804 def MVE_VMOV_to_lane_32    : MVE_VMOV_lane_32<            MVE_VMOV_to_lane>;
1805 def MVE_VMOV_from_lane_s16 : MVE_VMOV_lane_16<"s16", 0b0, MVE_VMOV_from_lane>;
1806 def MVE_VMOV_from_lane_u16 : MVE_VMOV_lane_16<"u16", 0b1, MVE_VMOV_from_lane>;
1807 def MVE_VMOV_to_lane_16    : MVE_VMOV_lane_16< "16", 0b0, MVE_VMOV_to_lane>;
1808 def MVE_VMOV_from_lane_s8  : MVE_VMOV_lane_8 < "s8", 0b0, MVE_VMOV_from_lane>;
1809 def MVE_VMOV_from_lane_u8  : MVE_VMOV_lane_8 < "u8", 0b1, MVE_VMOV_from_lane>;
1810 def MVE_VMOV_to_lane_8     : MVE_VMOV_lane_8 <  "8", 0b0, MVE_VMOV_to_lane>;
1811
1812 let Predicates = [HasMVEInt] in {
1813   def : Pat<(extractelt (v2f64 MQPR:$src), imm:$lane),
1814             (f64 (EXTRACT_SUBREG MQPR:$src, (DSubReg_f64_reg imm:$lane)))>;
1815   def : Pat<(insertelt (v2f64 MQPR:$src1), DPR:$src2, imm:$lane),
1816             (INSERT_SUBREG (v2f64 (COPY_TO_REGCLASS MQPR:$src1, MQPR)), DPR:$src2, (DSubReg_f64_reg imm:$lane))>;
1817
1818   def : Pat<(extractelt (v4i32 MQPR:$src), imm:$lane),
1819             (COPY_TO_REGCLASS
1820               (i32 (EXTRACT_SUBREG MQPR:$src, (SSubReg_f32_reg imm:$lane))), rGPR)>;
1821   def : Pat<(insertelt (v4i32 MQPR:$src1), rGPR:$src2, imm:$lane),
1822             (MVE_VMOV_to_lane_32 MQPR:$src1, rGPR:$src2, imm:$lane)>;
1823
1824   def : Pat<(vector_insert (v16i8 MQPR:$src1), rGPR:$src2, imm:$lane),
1825             (MVE_VMOV_to_lane_8  MQPR:$src1, rGPR:$src2, imm:$lane)>;
1826   def : Pat<(vector_insert (v8i16 MQPR:$src1), rGPR:$src2, imm:$lane),
1827             (MVE_VMOV_to_lane_16 MQPR:$src1, rGPR:$src2, imm:$lane)>;
1828
1829   def : Pat<(ARMvgetlanes (v16i8 MQPR:$src), imm:$lane),
1830             (MVE_VMOV_from_lane_s8 MQPR:$src, imm:$lane)>;
1831   def : Pat<(ARMvgetlanes (v8i16 MQPR:$src), imm:$lane),
1832             (MVE_VMOV_from_lane_s16 MQPR:$src, imm:$lane)>;
1833   def : Pat<(ARMvgetlaneu (v16i8 MQPR:$src), imm:$lane),
1834             (MVE_VMOV_from_lane_u8 MQPR:$src, imm:$lane)>;
1835   def : Pat<(ARMvgetlaneu (v8i16 MQPR:$src), imm:$lane),
1836             (MVE_VMOV_from_lane_u16 MQPR:$src, imm:$lane)>;
1837
1838   def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
1839             (MVE_VMOV_to_lane_8  (v16i8 (IMPLICIT_DEF)), rGPR:$src, (i32 0))>;
1840   def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
1841             (MVE_VMOV_to_lane_16 (v8i16 (IMPLICIT_DEF)), rGPR:$src, (i32 0))>;
1842   def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
1843             (MVE_VMOV_to_lane_32 (v4i32 (IMPLICIT_DEF)), rGPR:$src, (i32 0))>;
1844
1845   // Floating point patterns, still enabled under HasMVEInt
1846   def : Pat<(extractelt (v4f32 MQPR:$src), imm:$lane),
1847             (COPY_TO_REGCLASS (f32 (EXTRACT_SUBREG MQPR:$src, (SSubReg_f32_reg imm:$lane))), SPR)>;
1848   def : Pat<(insertelt (v4f32 MQPR:$src1), (f32 SPR:$src2), imm:$lane),
1849             (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS MQPR:$src1, MQPR)), SPR:$src2, (SSubReg_f32_reg imm:$lane))>;
1850
1851   def : Pat<(insertelt (v8f16 MQPR:$src1), HPR:$src2, imm:$lane),
1852             (MVE_VMOV_to_lane_16 MQPR:$src1, (COPY_TO_REGCLASS HPR:$src2, rGPR), imm:$lane)>;
1853   def : Pat<(extractelt (v8f16 MQPR:$src), imm:$lane),
1854             (COPY_TO_REGCLASS (MVE_VMOV_from_lane_u16 MQPR:$src, imm:$lane), HPR)>;
1855
1856   def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
1857             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
1858   def : Pat<(v4f32 (scalar_to_vector GPR:$src)),
1859             (MVE_VMOV_to_lane_32 (v4f32 (IMPLICIT_DEF)), rGPR:$src, (i32 0))>;
1860   def : Pat<(v8f16 (scalar_to_vector HPR:$src)),
1861             (INSERT_SUBREG (v8f16 (IMPLICIT_DEF)), HPR:$src, ssub_0)>;
1862   def : Pat<(v8f16 (scalar_to_vector GPR:$src)),
1863             (MVE_VMOV_to_lane_16 (v8f16 (IMPLICIT_DEF)), rGPR:$src, (i32 0))>;
1864 }
1865
1866 // end of mve_bit instructions
1867
1868 // start of MVE Integer instructions
1869
1870 class MVE_int<string iname, string suffix, bits<2> size, list<dag> pattern=[]>
1871   : MVE_p<(outs MQPR:$Qd), (ins MQPR:$Qn, MQPR:$Qm), NoItinerary,
1872           iname, suffix, "$Qd, $Qn, $Qm", vpred_r, "", pattern> {
1873   bits<4> Qd;
1874   bits<4> Qn;
1875   bits<4> Qm;
1876
1877   let Inst{22} = Qd{3};
1878   let Inst{21-20} = size;
1879   let Inst{19-17} = Qn{2-0};
1880   let Inst{15-13} = Qd{2-0};
1881   let Inst{7} = Qn{3};
1882   let Inst{6} = 0b1;
1883   let Inst{5} = Qm{3};
1884   let Inst{3-1} = Qm{2-0};
1885 }
1886
1887 class MVE_VMULt1<string suffix, bits<2> size, list<dag> pattern=[]>
1888   : MVE_int<"vmul", suffix, size, pattern> {
1889
1890   let Inst{28} = 0b0;
1891   let Inst{25-23} = 0b110;
1892   let Inst{16} = 0b0;
1893   let Inst{12-8} = 0b01001;
1894   let Inst{4} = 0b1;
1895   let Inst{0} = 0b0;
1896 }
1897
1898 def MVE_VMULt1i8  : MVE_VMULt1<"i8", 0b00>;
1899 def MVE_VMULt1i16 : MVE_VMULt1<"i16", 0b01>;
1900 def MVE_VMULt1i32 : MVE_VMULt1<"i32", 0b10>;
1901
1902 let Predicates = [HasMVEInt] in {
1903   def : Pat<(v16i8 (mul (v16i8 MQPR:$val1), (v16i8 MQPR:$val2))),
1904             (v16i8 (MVE_VMULt1i8 (v16i8 MQPR:$val1), (v16i8 MQPR:$val2)))>;
1905   def : Pat<(v8i16 (mul (v8i16 MQPR:$val1), (v8i16 MQPR:$val2))),
1906             (v8i16 (MVE_VMULt1i16 (v8i16 MQPR:$val1), (v8i16 MQPR:$val2)))>;
1907   def : Pat<(v4i32 (mul (v4i32 MQPR:$val1), (v4i32 MQPR:$val2))),
1908             (v4i32 (MVE_VMULt1i32 (v4i32 MQPR:$val1), (v4i32 MQPR:$val2)))>;
1909 }
1910
1911 class MVE_VQxDMULH<string iname, string suffix, bits<2> size, bit rounding,
1912                   list<dag> pattern=[]>
1913   : MVE_int<iname, suffix, size, pattern> {
1914
1915   let Inst{28} = rounding;
1916   let Inst{25-23} = 0b110;
1917   let Inst{16} = 0b0;
1918   let Inst{12-8} = 0b01011;
1919   let Inst{4} = 0b0;
1920   let Inst{0} = 0b0;
1921 }
1922
1923 class MVE_VQDMULH<string suffix, bits<2> size, list<dag> pattern=[]>
1924   : MVE_VQxDMULH<"vqdmulh", suffix, size, 0b0, pattern>;
1925 class MVE_VQRDMULH<string suffix, bits<2> size, list<dag> pattern=[]>
1926   : MVE_VQxDMULH<"vqrdmulh", suffix, size, 0b1, pattern>;
1927
1928 def MVE_VQDMULHi8   : MVE_VQDMULH<"s8",  0b00>;
1929 def MVE_VQDMULHi16  : MVE_VQDMULH<"s16", 0b01>;
1930 def MVE_VQDMULHi32  : MVE_VQDMULH<"s32", 0b10>;
1931
1932 def MVE_VQRDMULHi8  : MVE_VQRDMULH<"s8",  0b00>;
1933 def MVE_VQRDMULHi16 : MVE_VQRDMULH<"s16", 0b01>;
1934 def MVE_VQRDMULHi32 : MVE_VQRDMULH<"s32", 0b10>;
1935
1936 class MVE_VADDSUB<string iname, string suffix, bits<2> size, bit subtract,
1937                     list<dag> pattern=[]>
1938   : MVE_int<iname, suffix, size, pattern> {
1939
1940   let Inst{28} = subtract;
1941   let Inst{25-23} = 0b110;
1942   let Inst{16} = 0b0;
1943   let Inst{12-8} = 0b01000;
1944   let Inst{4} = 0b0;
1945   let Inst{0} = 0b0;
1946 }
1947
1948 class MVE_VADD<string suffix, bits<2> size, list<dag> pattern=[]>
1949   : MVE_VADDSUB<"vadd", suffix, size, 0b0, pattern>;
1950 class MVE_VSUB<string suffix, bits<2> size, list<dag> pattern=[]>
1951   : MVE_VADDSUB<"vsub", suffix, size, 0b1, pattern>;
1952
1953 def MVE_VADDi8  : MVE_VADD<"i8",  0b00>;
1954 def MVE_VADDi16 : MVE_VADD<"i16", 0b01>;
1955 def MVE_VADDi32 : MVE_VADD<"i32", 0b10>;
1956
1957 let Predicates = [HasMVEInt] in {
1958   def : Pat<(v16i8 (add (v16i8 MQPR:$val1), (v16i8 MQPR:$val2))),
1959             (v16i8 (MVE_VADDi8 (v16i8 MQPR:$val1), (v16i8 MQPR:$val2)))>;
1960   def : Pat<(v8i16 (add (v8i16 MQPR:$val1), (v8i16 MQPR:$val2))),
1961             (v8i16 (MVE_VADDi16 (v8i16 MQPR:$val1), (v8i16 MQPR:$val2)))>;
1962   def : Pat<(v4i32 (add (v4i32 MQPR:$val1), (v4i32 MQPR:$val2))),
1963             (v4i32 (MVE_VADDi32 (v4i32 MQPR:$val1), (v4i32 MQPR:$val2)))>;
1964 }
1965
1966 def MVE_VSUBi8  : MVE_VSUB<"i8",  0b00>;
1967 def MVE_VSUBi16 : MVE_VSUB<"i16", 0b01>;
1968 def MVE_VSUBi32 : MVE_VSUB<"i32", 0b10>;
1969
1970 let Predicates = [HasMVEInt] in {
1971   def : Pat<(v16i8 (sub (v16i8 MQPR:$val1), (v16i8 MQPR:$val2))),
1972             (v16i8 (MVE_VSUBi8 (v16i8 MQPR:$val1), (v16i8 MQPR:$val2)))>;
1973   def : Pat<(v8i16 (sub (v8i16 MQPR:$val1), (v8i16 MQPR:$val2))),
1974             (v8i16 (MVE_VSUBi16 (v8i16 MQPR:$val1), (v8i16 MQPR:$val2)))>;
1975   def : Pat<(v4i32 (sub (v4i32 MQPR:$val1), (v4i32 MQPR:$val2))),
1976             (v4i32 (MVE_VSUBi32 (v4i32 MQPR:$val1), (v4i32 MQPR:$val2)))>;
1977 }
1978
1979 class MVE_VQADDSUB<string iname, string suffix, bit U, bit subtract,
1980                    bits<2> size, list<dag> pattern=[]>
1981   : MVE_int<iname, suffix, size, pattern> {
1982
1983   let Inst{28} = U;
1984   let Inst{25-23} = 0b110;
1985   let Inst{16} = 0b0;
1986   let Inst{12-10} = 0b000;
1987   let Inst{9} = subtract;
1988   let Inst{8} = 0b0;
1989   let Inst{4} = 0b1;
1990   let Inst{0} = 0b0;
1991 }
1992
1993 class MVE_VQADD<string suffix, bit U, bits<2> size, list<dag> pattern=[]>
1994   : MVE_VQADDSUB<"vqadd", suffix, U, 0b0, size, pattern>;
1995 class MVE_VQSUB<string suffix, bit U, bits<2> size, list<dag> pattern=[]>
1996   : MVE_VQADDSUB<"vqsub", suffix, U, 0b1, size, pattern>;
1997
1998 def MVE_VQADDs8  : MVE_VQADD<"s8",  0b0, 0b00>;
1999 def MVE_VQADDs16 : MVE_VQADD<"s16", 0b0, 0b01>;
2000 def MVE_VQADDs32 : MVE_VQADD<"s32", 0b0, 0b10>;
2001 def MVE_VQADDu8  : MVE_VQADD<"u8",  0b1, 0b00>;
2002 def MVE_VQADDu16 : MVE_VQADD<"u16", 0b1, 0b01>;
2003 def MVE_VQADDu32 : MVE_VQADD<"u32", 0b1, 0b10>;
2004
2005 def MVE_VQSUBs8  : MVE_VQSUB<"s8",  0b0, 0b00>;
2006 def MVE_VQSUBs16 : MVE_VQSUB<"s16", 0b0, 0b01>;
2007 def MVE_VQSUBs32 : MVE_VQSUB<"s32", 0b0, 0b10>;
2008 def MVE_VQSUBu8  : MVE_VQSUB<"u8",  0b1, 0b00>;
2009 def MVE_VQSUBu16 : MVE_VQSUB<"u16", 0b1, 0b01>;
2010 def MVE_VQSUBu32 : MVE_VQSUB<"u32", 0b1, 0b10>;
2011
2012 class MVE_VABD_int<string suffix, bit U, bits<2> size, list<dag> pattern=[]>
2013   : MVE_int<"vabd", suffix, size, pattern> {
2014
2015   let Inst{28} = U;
2016   let Inst{25-23} = 0b110;
2017   let Inst{16} = 0b0;
2018   let Inst{12-8} = 0b00111;
2019   let Inst{4} = 0b0;
2020   let Inst{0} = 0b0;
2021 }
2022
2023 def MVE_VABDs8  : MVE_VABD_int<"s8", 0b0, 0b00>;
2024 def MVE_VABDs16 : MVE_VABD_int<"s16", 0b0, 0b01>;
2025 def MVE_VABDs32 : MVE_VABD_int<"s32", 0b0, 0b10>;
2026 def MVE_VABDu8  : MVE_VABD_int<"u8", 0b1, 0b00>;
2027 def MVE_VABDu16 : MVE_VABD_int<"u16", 0b1, 0b01>;
2028 def MVE_VABDu32 : MVE_VABD_int<"u32", 0b1, 0b10>;
2029
2030 class MVE_VRHADD<string suffix, bit U, bits<2> size, list<dag> pattern=[]>
2031   : MVE_int<"vrhadd", suffix, size, pattern> {
2032
2033   let Inst{28} = U;
2034   let Inst{25-23} = 0b110;
2035   let Inst{16} = 0b0;
2036   let Inst{12-8} = 0b00001;
2037   let Inst{4} = 0b0;
2038   let Inst{0} = 0b0;
2039 }
2040
2041 def MVE_VRHADDs8  : MVE_VRHADD<"s8", 0b0, 0b00>;
2042 def MVE_VRHADDs16 : MVE_VRHADD<"s16", 0b0, 0b01>;
2043 def MVE_VRHADDs32 : MVE_VRHADD<"s32", 0b0, 0b10>;
2044 def MVE_VRHADDu8  : MVE_VRHADD<"u8", 0b1, 0b00>;
2045 def MVE_VRHADDu16 : MVE_VRHADD<"u16", 0b1, 0b01>;
2046 def MVE_VRHADDu32 : MVE_VRHADD<"u32", 0b1, 0b10>;
2047
2048 class MVE_VHADDSUB<string iname, string suffix, bit U, bit subtract,
2049                    bits<2> size, list<dag> pattern=[]>
2050   : MVE_int<iname, suffix, size, pattern> {
2051
2052   let Inst{28} = U;
2053   let Inst{25-23} = 0b110;
2054   let Inst{16} = 0b0;
2055   let Inst{12-10} = 0b000;
2056   let Inst{9} = subtract;
2057   let Inst{8} = 0b0;
2058   let Inst{4} = 0b0;
2059   let Inst{0} = 0b0;
2060 }
2061
2062 class MVE_VHADD<string suffix, bit U, bits<2> size,
2063               list<dag> pattern=[]>
2064   : MVE_VHADDSUB<"vhadd", suffix, U, 0b0, size, pattern>;
2065 class MVE_VHSUB<string suffix, bit U, bits<2> size,
2066               list<dag> pattern=[]>
2067   : MVE_VHADDSUB<"vhsub", suffix, U, 0b1, size, pattern>;
2068
2069 def MVE_VHADDs8  : MVE_VHADD<"s8",  0b0, 0b00>;
2070 def MVE_VHADDs16 : MVE_VHADD<"s16", 0b0, 0b01>;
2071 def MVE_VHADDs32 : MVE_VHADD<"s32", 0b0, 0b10>;
2072 def MVE_VHADDu8  : MVE_VHADD<"u8",  0b1, 0b00>;
2073 def MVE_VHADDu16 : MVE_VHADD<"u16", 0b1, 0b01>;
2074 def MVE_VHADDu32 : MVE_VHADD<"u32", 0b1, 0b10>;
2075
2076 def MVE_VHSUBs8  : MVE_VHSUB<"s8",  0b0, 0b00>;
2077 def MVE_VHSUBs16 : MVE_VHSUB<"s16", 0b0, 0b01>;
2078 def MVE_VHSUBs32 : MVE_VHSUB<"s32", 0b0, 0b10>;
2079 def MVE_VHSUBu8  : MVE_VHSUB<"u8",  0b1, 0b00>;
2080 def MVE_VHSUBu16 : MVE_VHSUB<"u16", 0b1, 0b01>;
2081 def MVE_VHSUBu32 : MVE_VHSUB<"u32", 0b1, 0b10>;
2082
2083 class MVE_VDUP<string suffix, bit B, bit E, list<dag> pattern=[]>
2084   : MVE_p<(outs MQPR:$Qd), (ins rGPR:$Rt), NoItinerary,
2085           "vdup", suffix, "$Qd, $Rt", vpred_r, "", pattern> {
2086   bits<4> Qd;
2087   bits<4> Rt;
2088
2089   let Inst{28} = 0b0;
2090   let Inst{25-23} = 0b101;
2091   let Inst{22} = B;
2092   let Inst{21-20} = 0b10;
2093   let Inst{19-17} = Qd{2-0};
2094   let Inst{16} = 0b0;
2095   let Inst{15-12} = Rt;
2096   let Inst{11-8} = 0b1011;
2097   let Inst{7} = Qd{3};
2098   let Inst{6} = 0b0;
2099   let Inst{5} = E;
2100   let Inst{4-0} = 0b10000;
2101 }
2102
2103 def MVE_VDUP32 : MVE_VDUP<"32", 0b0, 0b0>;
2104 def MVE_VDUP16 : MVE_VDUP<"16", 0b0, 0b1>;
2105 def MVE_VDUP8  : MVE_VDUP<"8",  0b1, 0b0>;
2106
2107 let Predicates = [HasMVEInt] in {
2108   def : Pat<(v16i8 (ARMvdup (i32 rGPR:$elem))),
2109             (MVE_VDUP8  rGPR:$elem)>;
2110   def : Pat<(v8i16 (ARMvdup (i32 rGPR:$elem))),
2111             (MVE_VDUP16 rGPR:$elem)>;
2112   def : Pat<(v4i32 (ARMvdup (i32 rGPR:$elem))),
2113             (MVE_VDUP32 rGPR:$elem)>;
2114
2115   def : Pat<(v4i32 (ARMvduplane (v4i32 MQPR:$src), imm:$lane)),
2116             (MVE_VDUP32 (MVE_VMOV_from_lane_32 MQPR:$src, imm:$lane))>;
2117   // For the 16-bit and 8-bit vduplanes we don't care about the signedness
2118   // of the lane move operation as we only want the lowest 8/16 bits anyway.
2119   def : Pat<(v8i16 (ARMvduplane (v8i16 MQPR:$src), imm:$lane)),
2120             (MVE_VDUP16 (MVE_VMOV_from_lane_u16 MQPR:$src, imm:$lane))>;
2121   def : Pat<(v16i8 (ARMvduplane (v16i8 MQPR:$src), imm:$lane)),
2122             (MVE_VDUP8  (MVE_VMOV_from_lane_u8 MQPR:$src, imm:$lane))>;
2123
2124   def : Pat<(v4f32 (ARMvdup (f32 SPR:$elem))),
2125             (v4f32 (MVE_VDUP32 (i32 (COPY_TO_REGCLASS (f32 SPR:$elem), rGPR))))>;
2126   def : Pat<(v8f16 (ARMvdup (f16 HPR:$elem))),
2127             (v8f16 (MVE_VDUP16 (i32 (COPY_TO_REGCLASS (f16 HPR:$elem), rGPR))))>;
2128
2129   def : Pat<(v4f32 (ARMvduplane (v4f32 MQPR:$src), imm:$lane)),
2130             (MVE_VDUP32 (MVE_VMOV_from_lane_32 MQPR:$src, imm:$lane))>;
2131   def : Pat<(v8f16 (ARMvduplane (v8f16 MQPR:$src), imm:$lane)),
2132             (MVE_VDUP16 (MVE_VMOV_from_lane_u16 MQPR:$src, imm:$lane))>;
2133 }
2134
2135
2136 class MVEIntSingleSrc<string iname, string suffix, bits<2> size,
2137                          list<dag> pattern=[]>
2138   : MVE_p<(outs MQPR:$Qd), (ins MQPR:$Qm), NoItinerary,
2139           iname, suffix, "$Qd, $Qm", vpred_r, "", pattern> {
2140   bits<4> Qd;
2141   bits<4> Qm;
2142
2143   let Inst{22} = Qd{3};
2144   let Inst{19-18} = size{1-0};
2145   let Inst{15-13} = Qd{2-0};
2146   let Inst{5} = Qm{3};
2147   let Inst{3-1} = Qm{2-0};
2148 }
2149
2150 class MVE_VCLSCLZ<string iname, string suffix, bits<2> size,
2151                    bit count_zeroes, list<dag> pattern=[]>
2152   : MVEIntSingleSrc<iname, suffix, size, pattern> {
2153
2154   let Inst{28} = 0b1;
2155   let Inst{25-23} = 0b111;
2156   let Inst{21-20} = 0b11;
2157   let Inst{17-16} = 0b00;
2158   let Inst{12-8} = 0b00100;
2159   let Inst{7} = count_zeroes;
2160   let Inst{6} = 0b1;
2161   let Inst{4} = 0b0;
2162   let Inst{0} = 0b0;
2163 }
2164
2165 def MVE_VCLSs8  : MVE_VCLSCLZ<"vcls", "s8",  0b00, 0b0>;
2166 def MVE_VCLSs16 : MVE_VCLSCLZ<"vcls", "s16", 0b01, 0b0>;
2167 def MVE_VCLSs32 : MVE_VCLSCLZ<"vcls", "s32", 0b10, 0b0>;
2168
2169 def MVE_VCLZs8  : MVE_VCLSCLZ<"vclz", "i8",  0b00, 0b1>;
2170 def MVE_VCLZs16 : MVE_VCLSCLZ<"vclz", "i16", 0b01, 0b1>;
2171 def MVE_VCLZs32 : MVE_VCLSCLZ<"vclz", "i32", 0b10, 0b1>;
2172
2173 class MVE_VABSNEG_int<string iname, string suffix, bits<2> size, bit negate,
2174                       list<dag> pattern=[]>
2175   : MVEIntSingleSrc<iname, suffix, size, pattern> {
2176
2177   let Inst{28} = 0b1;
2178   let Inst{25-23} = 0b111;
2179   let Inst{21-20} = 0b11;
2180   let Inst{17-16} = 0b01;
2181   let Inst{12-8} = 0b00011;
2182   let Inst{7} = negate;
2183   let Inst{6} = 0b1;
2184   let Inst{4} = 0b0;
2185   let Inst{0} = 0b0;
2186 }
2187
2188 def MVE_VABSs8  : MVE_VABSNEG_int<"vabs", "s8",  0b00, 0b0>;
2189 def MVE_VABSs16 : MVE_VABSNEG_int<"vabs", "s16", 0b01, 0b0>;
2190 def MVE_VABSs32 : MVE_VABSNEG_int<"vabs", "s32", 0b10, 0b0>;
2191
2192 let Predicates = [HasMVEInt] in {
2193   def : Pat<(v16i8 (abs (v16i8 MQPR:$v))),
2194             (v16i8 (MVE_VABSs8 $v))>;
2195   def : Pat<(v8i16 (abs (v8i16 MQPR:$v))),
2196             (v8i16 (MVE_VABSs16 $v))>;
2197   def : Pat<(v4i32 (abs (v4i32 MQPR:$v))),
2198             (v4i32 (MVE_VABSs32 $v))>;
2199 }
2200
2201 def MVE_VNEGs8  : MVE_VABSNEG_int<"vneg", "s8",  0b00, 0b1>;
2202 def MVE_VNEGs16 : MVE_VABSNEG_int<"vneg", "s16", 0b01, 0b1>;
2203 def MVE_VNEGs32 : MVE_VABSNEG_int<"vneg", "s32", 0b10, 0b1>;
2204
2205 class MVE_VQABSNEG<string iname, string suffix, bits<2> size,
2206                    bit negate, list<dag> pattern=[]>
2207   : MVEIntSingleSrc<iname, suffix, size, pattern> {
2208
2209   let Inst{28} = 0b1;
2210   let Inst{25-23} = 0b111;
2211   let Inst{21-20} = 0b11;
2212   let Inst{17-16} = 0b00;
2213   let Inst{12-8} = 0b00111;
2214   let Inst{7} = negate;
2215   let Inst{6} = 0b1;
2216   let Inst{4} = 0b0;
2217   let Inst{0} = 0b0;
2218 }
2219
2220 def MVE_VQABSs8  : MVE_VQABSNEG<"vqabs", "s8",  0b00, 0b0>;
2221 def MVE_VQABSs16 : MVE_VQABSNEG<"vqabs", "s16", 0b01, 0b0>;
2222 def MVE_VQABSs32 : MVE_VQABSNEG<"vqabs", "s32", 0b10, 0b0>;
2223
2224 def MVE_VQNEGs8  : MVE_VQABSNEG<"vqneg", "s8",  0b00, 0b1>;
2225 def MVE_VQNEGs16 : MVE_VQABSNEG<"vqneg", "s16", 0b01, 0b1>;
2226 def MVE_VQNEGs32 : MVE_VQABSNEG<"vqneg", "s32", 0b10, 0b1>;
2227
2228 class MVE_mod_imm<string iname, string suffix, bits<4> cmode, bit op,
2229                   dag iops, list<dag> pattern=[]>
2230   : MVE_p<(outs MQPR:$Qd), iops, NoItinerary, iname, suffix, "$Qd, $imm",
2231           vpred_r, "", pattern> {
2232   bits<13> imm;
2233   bits<4> Qd;
2234
2235   let Inst{28} = imm{7};
2236   let Inst{25-23} = 0b111;
2237   let Inst{22} = Qd{3};
2238   let Inst{21-19} = 0b000;
2239   let Inst{18-16} = imm{6-4};
2240   let Inst{15-13} = Qd{2-0};
2241   let Inst{12} = 0b0;
2242   let Inst{11-8} = cmode{3-0};
2243   let Inst{7-6} = 0b01;
2244   let Inst{5} = op;
2245   let Inst{4} = 0b1;
2246   let Inst{3-0} = imm{3-0};
2247
2248   let DecoderMethod = "DecodeMVEModImmInstruction";
2249 }
2250
2251 let isReMaterializable = 1 in {
2252 let isAsCheapAsAMove = 1 in {
2253 def MVE_VMOVimmi8  : MVE_mod_imm<"vmov", "i8",  {1,1,1,0}, 0b0, (ins nImmSplatI8:$imm)>;
2254 def MVE_VMOVimmi16 : MVE_mod_imm<"vmov", "i16", {1,0,?,0}, 0b0, (ins nImmSplatI16:$imm)> {
2255   let Inst{9} = imm{9};
2256 }
2257 def MVE_VMOVimmi32 : MVE_mod_imm<"vmov", "i32", {?,?,?,?}, 0b0, (ins nImmVMOVI32:$imm)> {
2258   let Inst{11-8} = imm{11-8};
2259 }
2260 def MVE_VMOVimmi64 : MVE_mod_imm<"vmov", "i64", {1,1,1,0}, 0b1, (ins nImmSplatI64:$imm)>;
2261 def MVE_VMOVimmf32 : MVE_mod_imm<"vmov", "f32", {1,1,1,1}, 0b0, (ins nImmVMOVF32:$imm)>;
2262 } // let isAsCheapAsAMove = 1
2263
2264 def MVE_VMVNimmi16 : MVE_mod_imm<"vmvn", "i16", {1,0,?,0}, 0b1, (ins nImmSplatI16:$imm)> {
2265   let Inst{9} = imm{9};
2266 }
2267 def MVE_VMVNimmi32 : MVE_mod_imm<"vmvn", "i32", {?,?,?,?}, 0b1, (ins nImmVMOVI32:$imm)> {
2268   let Inst{11-8} = imm{11-8};
2269 }
2270 } // let isReMaterializable = 1
2271
2272 let Predicates = [HasMVEInt] in {
2273   def : Pat<(v16i8 (ARMvmovImm timm:$simm)),
2274             (v16i8 (MVE_VMOVimmi8  nImmSplatI8:$simm))>;
2275   def : Pat<(v8i16 (ARMvmovImm timm:$simm)),
2276             (v8i16 (MVE_VMOVimmi16 nImmSplatI16:$simm))>;
2277   def : Pat<(v4i32 (ARMvmovImm timm:$simm)),
2278             (v4i32 (MVE_VMOVimmi32 nImmVMOVI32:$simm))>;
2279
2280   def : Pat<(v8i16 (ARMvmvnImm timm:$simm)),
2281             (v8i16 (MVE_VMVNimmi16 nImmSplatI16:$simm))>;
2282   def : Pat<(v4i32 (ARMvmvnImm timm:$simm)),
2283             (v4i32 (MVE_VMVNimmi32 nImmVMOVI32:$simm))>;
2284
2285   def : Pat<(v4f32 (ARMvmovFPImm timm:$simm)),
2286             (v4f32 (MVE_VMOVimmf32 nImmVMOVF32:$simm))>;
2287 }
2288
2289 class MVE_VMINMAXA<string iname, string suffix, bits<2> size,
2290                    bit bit_12, list<dag> pattern=[]>
2291   : MVE_p<(outs MQPR:$Qd), (ins MQPR:$Qd_src, MQPR:$Qm),
2292           NoItinerary, iname, suffix, "$Qd, $Qm", vpred_n, "$Qd = $Qd_src",
2293           pattern> {
2294   bits<4> Qd;
2295   bits<4> Qm;
2296
2297   let Inst{28} = 0b0;
2298   let Inst{25-23} = 0b100;
2299   let Inst{22} = Qd{3};
2300   let Inst{21-20} = 0b11;
2301   let Inst{19-18} = size;
2302   let Inst{17-16} = 0b11;
2303   let Inst{15-13} = Qd{2-0};
2304   let Inst{12} = bit_12;
2305   let Inst{11-6} = 0b111010;
2306   let Inst{5} = Qm{3};
2307   let Inst{4} = 0b0;
2308   let Inst{3-1} = Qm{2-0};
2309   let Inst{0} = 0b1;
2310 }
2311
2312 def MVE_VMAXAs8  : MVE_VMINMAXA<"vmaxa", "s8",  0b00, 0b0>;
2313 def MVE_VMAXAs16 : MVE_VMINMAXA<"vmaxa", "s16", 0b01, 0b0>;
2314 def MVE_VMAXAs32 : MVE_VMINMAXA<"vmaxa", "s32", 0b10, 0b0>;
2315
2316 def MVE_VMINAs8  : MVE_VMINMAXA<"vmina", "s8",  0b00, 0b1>;
2317 def MVE_VMINAs16 : MVE_VMINMAXA<"vmina", "s16", 0b01, 0b1>;
2318 def MVE_VMINAs32 : MVE_VMINMAXA<"vmina", "s32", 0b10, 0b1>;
2319
2320 // end of MVE Integer instructions
2321
2322 // start of MVE Floating Point instructions
2323
2324 class MVE_float<string iname, string suffix, dag oops, dag iops, string ops,
2325                 vpred_ops vpred, string cstr, list<dag> pattern=[]>
2326   : MVE_f<oops, iops, NoItinerary, iname, suffix, ops, vpred, cstr, pattern> {
2327   bits<4> Qm;
2328
2329   let Inst{12} = 0b0;
2330   let Inst{6} = 0b1;
2331   let Inst{5} = Qm{3};
2332   let Inst{3-1} = Qm{2-0};
2333   let Inst{0} = 0b0;
2334 }
2335
2336 class MVE_VRINT<string rmode, bits<3> op, string suffix, bits<2> size,
2337                 list<dag> pattern=[]>
2338   : MVE_float<!strconcat("vrint", rmode), suffix, (outs MQPR:$Qd),
2339               (ins MQPR:$Qm), "$Qd, $Qm", vpred_r, "", pattern> {
2340   bits<4> Qd;
2341
2342   let Inst{28} = 0b1;
2343   let Inst{25-23} = 0b111;
2344   let Inst{22} = Qd{3};
2345   let Inst{21-20} = 0b11;
2346   let Inst{19-18} = size;
2347   let Inst{17-16} = 0b10;
2348   let Inst{15-13} = Qd{2-0};
2349   let Inst{11-10} = 0b01;
2350   let Inst{9-7} = op{2-0};
2351   let Inst{4} = 0b0;
2352
2353 }
2354
2355 multiclass MVE_VRINT_ops<string suffix, bits<2> size, list<dag> pattern=[]> {
2356   def N : MVE_VRINT<"n", 0b000, suffix, size, pattern>;
2357   def X : MVE_VRINT<"x", 0b001, suffix, size, pattern>;
2358   def A : MVE_VRINT<"a", 0b010, suffix, size, pattern>;
2359   def Z : MVE_VRINT<"z", 0b011, suffix, size, pattern>;
2360   def M : MVE_VRINT<"m", 0b101, suffix, size, pattern>;
2361   def P : MVE_VRINT<"p", 0b111, suffix, size, pattern>;
2362 }
2363
2364 defm MVE_VRINTf16 : MVE_VRINT_ops<"f16", 0b01>;
2365 defm MVE_VRINTf32 : MVE_VRINT_ops<"f32", 0b10>;
2366
2367 let Predicates = [HasMVEFloat] in {
2368   def : Pat<(v4f32 (frint (v4f32 MQPR:$val1))),
2369             (v4f32 (MVE_VRINTf32X (v4f32 MQPR:$val1)))>;
2370   def : Pat<(v8f16 (frint (v8f16 MQPR:$val1))),
2371             (v8f16 (MVE_VRINTf16X (v8f16 MQPR:$val1)))>;
2372   def : Pat<(v4f32 (fround (v4f32 MQPR:$val1))),
2373             (v4f32 (MVE_VRINTf32A (v4f32 MQPR:$val1)))>;
2374   def : Pat<(v8f16 (fround (v8f16 MQPR:$val1))),
2375             (v8f16 (MVE_VRINTf16A (v8f16 MQPR:$val1)))>;
2376   def : Pat<(v4f32 (ftrunc (v4f32 MQPR:$val1))),
2377             (v4f32 (MVE_VRINTf32Z (v4f32 MQPR:$val1)))>;
2378   def : Pat<(v8f16 (ftrunc (v8f16 MQPR:$val1))),
2379             (v8f16 (MVE_VRINTf16Z (v8f16 MQPR:$val1)))>;
2380   def : Pat<(v4f32 (ffloor (v4f32 MQPR:$val1))),
2381             (v4f32 (MVE_VRINTf32M (v4f32 MQPR:$val1)))>;
2382   def : Pat<(v8f16 (ffloor (v8f16 MQPR:$val1))),
2383             (v8f16 (MVE_VRINTf16M (v8f16 MQPR:$val1)))>;
2384   def : Pat<(v4f32 (fceil (v4f32 MQPR:$val1))),
2385             (v4f32 (MVE_VRINTf32P (v4f32 MQPR:$val1)))>;
2386   def : Pat<(v8f16 (fceil (v8f16 MQPR:$val1))),
2387             (v8f16 (MVE_VRINTf16P (v8f16 MQPR:$val1)))>;
2388 }
2389
2390 class MVEFloatArithNeon<string iname, string suffix, bit size,
2391                            dag oops, dag iops, string ops,
2392                            vpred_ops vpred, string cstr, list<dag> pattern=[]>
2393   : MVE_float<iname, suffix, oops, iops, ops, vpred, cstr, pattern> {
2394   let Inst{20} = size;
2395   let Inst{16} = 0b0;
2396 }
2397
2398 class MVE_VMUL_fp<string suffix, bit size, list<dag> pattern=[]>
2399   : MVEFloatArithNeon<"vmul", suffix, size, (outs MQPR:$Qd),
2400                       (ins MQPR:$Qn, MQPR:$Qm), "$Qd, $Qn, $Qm", vpred_r, "",
2401                       pattern> {
2402   bits<4> Qd;
2403   bits<4> Qn;
2404
2405   let Inst{28} = 0b1;
2406   let Inst{25-23} = 0b110;
2407   let Inst{22} = Qd{3};
2408   let Inst{21} = 0b0;
2409   let Inst{19-17} = Qn{2-0};
2410   let Inst{15-13} = Qd{2-0};
2411   let Inst{12-8} = 0b01101;
2412   let Inst{7} = Qn{3};
2413   let Inst{4} = 0b1;
2414 }
2415
2416 def MVE_VMULf32 : MVE_VMUL_fp<"f32", 0b0>;
2417 def MVE_VMULf16 : MVE_VMUL_fp<"f16", 0b1>;
2418
2419 let Predicates = [HasMVEFloat] in {
2420   def : Pat<(v4f32 (fmul (v4f32 MQPR:$val1), (v4f32 MQPR:$val2))),
2421             (v4f32 (MVE_VMULf32 (v4f32 MQPR:$val1), (v4f32 MQPR:$val2)))>;
2422   def : Pat<(v8f16 (fmul (v8f16 MQPR:$val1), (v8f16 MQPR:$val2))),
2423             (v8f16 (MVE_VMULf16 (v8f16 MQPR:$val1), (v8f16 MQPR:$val2)))>;
2424 }
2425
2426 class MVE_VCMLA<string suffix, bit size, list<dag> pattern=[]>
2427   : MVEFloatArithNeon<"vcmla", suffix, size, (outs MQPR:$Qd),
2428                          (ins MQPR:$Qd_src, MQPR:$Qn, MQPR:$Qm, complexrotateop:$rot),
2429                          "$Qd, $Qn, $Qm, $rot", vpred_n, "$Qd = $Qd_src", pattern> {
2430   bits<4> Qd;
2431   bits<4> Qn;
2432   bits<2> rot;
2433
2434   let Inst{28} = 0b1;
2435   let Inst{25} = 0b0;
2436   let Inst{24-23} = rot;
2437   let Inst{22} = Qd{3};
2438   let Inst{21} = 0b1;
2439   let Inst{19-17} = Qn{2-0};
2440   let Inst{15-13} = Qd{2-0};
2441   let Inst{12-8} = 0b01000;
2442   let Inst{7} = Qn{3};
2443   let Inst{4} = 0b0;
2444 }
2445
2446 def MVE_VCMLAf16 : MVE_VCMLA<"f16", 0b0>;
2447 def MVE_VCMLAf32 : MVE_VCMLA<"f32", 0b1>;
2448
2449 class MVE_VADDSUBFMA_fp<string iname, string suffix, bit size, bit bit_4,
2450                         bit bit_8, bit bit_21, dag iops=(ins),
2451                         vpred_ops vpred=vpred_r, string cstr="",
2452                         list<dag> pattern=[]>
2453   : MVEFloatArithNeon<iname, suffix, size, (outs MQPR:$Qd),
2454                       !con(iops, (ins MQPR:$Qn, MQPR:$Qm)), "$Qd, $Qn, $Qm",
2455                       vpred, cstr, pattern> {
2456   bits<4> Qd;
2457   bits<4> Qn;
2458
2459   let Inst{28} = 0b0;
2460   let Inst{25-23} = 0b110;
2461   let Inst{22} = Qd{3};
2462   let Inst{21} = bit_21;
2463   let Inst{19-17} = Qn{2-0};
2464   let Inst{15-13} = Qd{2-0};
2465   let Inst{11-9} = 0b110;
2466   let Inst{8} = bit_8;
2467   let Inst{7} = Qn{3};
2468   let Inst{4} = bit_4;
2469 }
2470
2471 def MVE_VFMAf32 : MVE_VADDSUBFMA_fp<"vfma", "f32", 0b0, 0b1, 0b0, 0b0,
2472     (ins MQPR:$Qd_src), vpred_n, "$Qd = $Qd_src">;
2473 def MVE_VFMAf16 : MVE_VADDSUBFMA_fp<"vfma", "f16", 0b1, 0b1, 0b0, 0b0,
2474     (ins MQPR:$Qd_src), vpred_n, "$Qd = $Qd_src">;
2475
2476 def MVE_VFMSf32 : MVE_VADDSUBFMA_fp<"vfms", "f32", 0b0, 0b1, 0b0, 0b1,
2477     (ins MQPR:$Qd_src), vpred_n, "$Qd = $Qd_src">;
2478 def MVE_VFMSf16 : MVE_VADDSUBFMA_fp<"vfms", "f16", 0b1, 0b1, 0b0, 0b1,
2479     (ins MQPR:$Qd_src), vpred_n, "$Qd = $Qd_src">;
2480
2481 def MVE_VADDf32 : MVE_VADDSUBFMA_fp<"vadd", "f32", 0b0, 0b0, 0b1, 0b0>;
2482 def MVE_VADDf16 : MVE_VADDSUBFMA_fp<"vadd", "f16", 0b1, 0b0, 0b1, 0b0>;
2483
2484 let Predicates = [HasMVEFloat] in {
2485   def : Pat<(v4f32 (fadd (v4f32 MQPR:$val1), (v4f32 MQPR:$val2))),
2486             (v4f32 (MVE_VADDf32 (v4f32 MQPR:$val1), (v4f32 MQPR:$val2)))>;
2487   def : Pat<(v8f16 (fadd (v8f16 MQPR:$val1), (v8f16 MQPR:$val2))),
2488             (v8f16 (MVE_VADDf16 (v8f16 MQPR:$val1), (v8f16 MQPR:$val2)))>;
2489 }
2490
2491 def MVE_VSUBf32 : MVE_VADDSUBFMA_fp<"vsub", "f32", 0b0, 0b0, 0b1, 0b1>;
2492 def MVE_VSUBf16 : MVE_VADDSUBFMA_fp<"vsub", "f16", 0b1, 0b0, 0b1, 0b1>;
2493
2494 let Predicates = [HasMVEFloat] in {
2495   def : Pat<(v4f32 (fsub (v4f32 MQPR:$val1), (v4f32 MQPR:$val2))),
2496             (v4f32 (MVE_VSUBf32 (v4f32 MQPR:$val1), (v4f32 MQPR:$val2)))>;
2497   def : Pat<(v8f16 (fsub (v8f16 MQPR:$val1), (v8f16 MQPR:$val2))),
2498             (v8f16 (MVE_VSUBf16 (v8f16 MQPR:$val1), (v8f16 MQPR:$val2)))>;
2499 }
2500
2501 class MVE_VCADD<string suffix, bit size, list<dag> pattern=[]>
2502   : MVEFloatArithNeon<"vcadd", suffix, size, (outs MQPR:$Qd),
2503                          (ins MQPR:$Qn, MQPR:$Qm, complexrotateopodd:$rot),
2504                          "$Qd, $Qn, $Qm, $rot", vpred_r, "", pattern> {
2505   bits<4> Qd;
2506   bits<4> Qn;
2507   bit rot;
2508
2509   let Inst{28} = 0b1;
2510   let Inst{25} = 0b0;
2511   let Inst{24} = rot;
2512   let Inst{23} = 0b1;
2513   let Inst{22} = Qd{3};
2514   let Inst{21} = 0b0;
2515   let Inst{19-17} = Qn{2-0};
2516   let Inst{15-13} = Qd{2-0};
2517   let Inst{12-8} = 0b01000;
2518   let Inst{7} = Qn{3};
2519   let Inst{4} = 0b0;
2520 }
2521
2522 def MVE_VCADDf16 : MVE_VCADD<"f16", 0b0>;
2523 def MVE_VCADDf32 : MVE_VCADD<"f32", 0b1>;
2524
2525 class MVE_VABD_fp<string suffix, bit size>
2526   : MVE_float<"vabd", suffix, (outs MQPR:$Qd), (ins MQPR:$Qn, MQPR:$Qm),
2527               "$Qd, $Qn, $Qm", vpred_r, ""> {
2528   bits<4> Qd;
2529   bits<4> Qn;
2530
2531   let Inst{28} = 0b1;
2532   let Inst{25-23} = 0b110;
2533   let Inst{22} = Qd{3};
2534   let Inst{21} = 0b1;
2535   let Inst{20} = size;
2536   let Inst{19-17} = Qn{2-0};
2537   let Inst{16} = 0b0;
2538   let Inst{15-13} = Qd{2-0};
2539   let Inst{11-8} = 0b1101;
2540   let Inst{7} = Qn{3};
2541   let Inst{4} = 0b0;
2542 }
2543
2544 def MVE_VABDf32 : MVE_VABD_fp<"f32", 0b0>;
2545 def MVE_VABDf16 : MVE_VABD_fp<"f16", 0b1>;
2546
2547 class MVE_VCVT_fix<string suffix, bit fsi, bit U, bit op,
2548                    Operand imm_operand_type, list<dag> pattern=[]>
2549   : MVE_float<"vcvt", suffix,
2550               (outs MQPR:$Qd), (ins MQPR:$Qm, imm_operand_type:$imm6),
2551               "$Qd, $Qm, $imm6", vpred_r, "", pattern> {
2552   bits<4> Qd;
2553   bits<6> imm6;
2554
2555   let Inst{28} = U;
2556   let Inst{25-23} = 0b111;
2557   let Inst{22} = Qd{3};
2558   let Inst{21} = 0b1;
2559   let Inst{19-16} = imm6{3-0};
2560   let Inst{15-13} = Qd{2-0};
2561   let Inst{11-10} = 0b11;
2562   let Inst{9} = fsi;
2563   let Inst{8} = op;
2564   let Inst{7} = 0b0;
2565   let Inst{4} = 0b1;
2566
2567   let DecoderMethod = "DecodeMVEVCVTt1fp";
2568 }
2569
2570 class MVE_VCVT_imm_asmop<int Bits> : AsmOperandClass {
2571   let PredicateMethod = "isImmediate<1," # Bits # ">";
2572   let DiagnosticString =
2573       "MVE fixed-point immediate operand must be between 1 and " # Bits;
2574   let Name = "MVEVcvtImm" # Bits;
2575   let RenderMethod = "addImmOperands";
2576 }
2577 class MVE_VCVT_imm<int Bits>: Operand<i32> {
2578   let ParserMatchClass = MVE_VCVT_imm_asmop<Bits>;
2579   let EncoderMethod = "getNEONVcvtImm32OpValue";
2580   let DecoderMethod = "DecodeVCVTImmOperand";
2581 }
2582
2583 class MVE_VCVT_fix_f32<string suffix, bit U, bit op>
2584     : MVE_VCVT_fix<suffix, 0b1, U, op, MVE_VCVT_imm<32>> {
2585   let Inst{20} = imm6{4};
2586 }
2587 class MVE_VCVT_fix_f16<string suffix, bit U, bit op>
2588     : MVE_VCVT_fix<suffix, 0b0, U, op, MVE_VCVT_imm<16>> {
2589   let Inst{20} = 0b1;
2590 }
2591
2592 def MVE_VCVTf16s16_fix : MVE_VCVT_fix_f16<"f16.s16", 0b0, 0b0>;
2593 def MVE_VCVTs16f16_fix : MVE_VCVT_fix_f16<"s16.f16", 0b0, 0b1>;
2594 def MVE_VCVTf16u16_fix : MVE_VCVT_fix_f16<"f16.u16", 0b1, 0b0>;
2595 def MVE_VCVTu16f16_fix : MVE_VCVT_fix_f16<"u16.f16", 0b1, 0b1>;
2596 def MVE_VCVTf32s32_fix : MVE_VCVT_fix_f32<"f32.s32", 0b0, 0b0>;
2597 def MVE_VCVTs32f32_fix : MVE_VCVT_fix_f32<"s32.f32", 0b0, 0b1>;
2598 def MVE_VCVTf32u32_fix : MVE_VCVT_fix_f32<"f32.u32", 0b1, 0b0>;
2599 def MVE_VCVTu32f32_fix : MVE_VCVT_fix_f32<"u32.f32", 0b1, 0b1>;
2600
2601 class MVE_VCVT_fp_int_anpm<string suffix, bits<2> size, bit op, string anpm,
2602                 bits<2> rm, list<dag> pattern=[]>
2603   : MVE_float<!strconcat("vcvt", anpm), suffix, (outs MQPR:$Qd),
2604               (ins MQPR:$Qm), "$Qd, $Qm", vpred_r, "", pattern> {
2605   bits<4> Qd;
2606
2607   let Inst{28} = 0b1;
2608   let Inst{25-23} = 0b111;
2609   let Inst{22} = Qd{3};
2610   let Inst{21-20} = 0b11;
2611   let Inst{19-18} = size;
2612   let Inst{17-16} = 0b11;
2613   let Inst{15-13} = Qd{2-0};
2614   let Inst{12-10} = 0b000;
2615   let Inst{9-8} = rm;
2616   let Inst{7} = op;
2617   let Inst{4} = 0b0;
2618 }
2619
2620 multiclass MVE_VCVT_fp_int_anpm_multi<string suffix, bits<2> size, bit op,
2621                                 list<dag> pattern=[]> {
2622   def a : MVE_VCVT_fp_int_anpm<suffix, size, op, "a", 0b00>;
2623   def n : MVE_VCVT_fp_int_anpm<suffix, size, op, "n", 0b01>;
2624   def p : MVE_VCVT_fp_int_anpm<suffix, size, op, "p", 0b10>;
2625   def m : MVE_VCVT_fp_int_anpm<suffix, size, op, "m", 0b11>;
2626 }
2627
2628 // This defines instructions such as MVE_VCVTu16f16a, with an explicit
2629 // rounding-mode suffix on the mnemonic. The class below will define
2630 // the bare MVE_VCVTu16f16 (with implied rounding toward zero).
2631 defm MVE_VCVTs16f16 : MVE_VCVT_fp_int_anpm_multi<"s16.f16", 0b01, 0b0>;
2632 defm MVE_VCVTu16f16 : MVE_VCVT_fp_int_anpm_multi<"u16.f16", 0b01, 0b1>;
2633 defm MVE_VCVTs32f32 : MVE_VCVT_fp_int_anpm_multi<"s32.f32", 0b10, 0b0>;
2634 defm MVE_VCVTu32f32 : MVE_VCVT_fp_int_anpm_multi<"u32.f32", 0b10, 0b1>;
2635
2636 class MVE_VCVT_fp_int<string suffix, bits<2> size, bits<2> op,
2637                       list<dag> pattern=[]>
2638   : MVE_float<"vcvt", suffix, (outs MQPR:$Qd),
2639               (ins MQPR:$Qm), "$Qd, $Qm", vpred_r, "", pattern> {
2640   bits<4> Qd;
2641
2642   let Inst{28} = 0b1;
2643   let Inst{25-23} = 0b111;
2644   let Inst{22} = Qd{3};
2645   let Inst{21-20} = 0b11;
2646   let Inst{19-18} = size;
2647   let Inst{17-16} = 0b11;
2648   let Inst{15-13} = Qd{2-0};
2649   let Inst{12-9} = 0b0011;
2650   let Inst{8-7} = op;
2651   let Inst{4} = 0b0;
2652 }
2653
2654 // The unsuffixed VCVT for float->int implicitly rounds toward zero,
2655 // which I reflect here in the llvm instruction names
2656 def MVE_VCVTs16f16z : MVE_VCVT_fp_int<"s16.f16", 0b01, 0b10>;
2657 def MVE_VCVTu16f16z : MVE_VCVT_fp_int<"u16.f16", 0b01, 0b11>;
2658 def MVE_VCVTs32f32z : MVE_VCVT_fp_int<"s32.f32", 0b10, 0b10>;
2659 def MVE_VCVTu32f32z : MVE_VCVT_fp_int<"u32.f32", 0b10, 0b11>;
2660 // Whereas VCVT for int->float rounds to nearest
2661 def MVE_VCVTf16s16n : MVE_VCVT_fp_int<"f16.s16", 0b01, 0b00>;
2662 def MVE_VCVTf16u16n : MVE_VCVT_fp_int<"f16.u16", 0b01, 0b01>;
2663 def MVE_VCVTf32s32n : MVE_VCVT_fp_int<"f32.s32", 0b10, 0b00>;
2664 def MVE_VCVTf32u32n : MVE_VCVT_fp_int<"f32.u32", 0b10, 0b01>;
2665
2666 let Predicates = [HasMVEFloat] in {
2667 def : Pat<(v4i32 (fp_to_sint (v4f32 MQPR:$src))),
2668           (v4i32 (MVE_VCVTs32f32z (v4f32 MQPR:$src)))>;
2669 def : Pat<(v4i32 (fp_to_uint (v4f32 MQPR:$src))),
2670           (v4i32 (MVE_VCVTu32f32z (v4f32 MQPR:$src)))>;
2671 def : Pat<(v8i16 (fp_to_sint (v8f16 MQPR:$src))),
2672           (v8i16 (MVE_VCVTs16f16z (v8f16 MQPR:$src)))>;
2673 def : Pat<(v8i16 (fp_to_uint (v8f16 MQPR:$src))),
2674           (v8i16 (MVE_VCVTu16f16z (v8f16 MQPR:$src)))>;
2675 def : Pat<(v4f32 (sint_to_fp (v4i32 MQPR:$src))),
2676           (v4f32 (MVE_VCVTf32s32n (v4i32 MQPR:$src)))>;
2677 def : Pat<(v4f32 (uint_to_fp (v4i32 MQPR:$src))),
2678           (v4f32 (MVE_VCVTf32u32n (v4i32 MQPR:$src)))>;
2679 def : Pat<(v8f16 (sint_to_fp (v8i16 MQPR:$src))),
2680           (v8f16 (MVE_VCVTf16s16n (v8i16 MQPR:$src)))>;
2681 def : Pat<(v8f16 (uint_to_fp (v8i16 MQPR:$src))),
2682           (v8f16 (MVE_VCVTf16u16n (v8i16 MQPR:$src)))>;
2683 }
2684
2685 class MVE_VABSNEG_fp<string iname, string suffix, bits<2> size, bit negate,
2686                    list<dag> pattern=[]>
2687   : MVE_float<iname, suffix, (outs MQPR:$Qd),
2688               (ins MQPR:$Qm), "$Qd, $Qm", vpred_r, "", pattern> {
2689   bits<4> Qd;
2690
2691   let Inst{28} = 0b1;
2692   let Inst{25-23} = 0b111;
2693   let Inst{22} = Qd{3};
2694   let Inst{21-20} = 0b11;
2695   let Inst{19-18} = size;
2696   let Inst{17-16} = 0b01;
2697   let Inst{15-13} = Qd{2-0};
2698   let Inst{11-8} = 0b0111;
2699   let Inst{7} = negate;
2700   let Inst{4} = 0b0;
2701 }
2702
2703 def MVE_VABSf16 : MVE_VABSNEG_fp<"vabs", "f16", 0b01, 0b0>;
2704 def MVE_VABSf32 : MVE_VABSNEG_fp<"vabs", "f32", 0b10, 0b0>;
2705
2706 let Predicates = [HasMVEFloat] in {
2707   def : Pat<(v8f16 (fabs MQPR:$src)),
2708             (MVE_VABSf16 MQPR:$src)>;
2709   def : Pat<(v4f32 (fabs MQPR:$src)),
2710             (MVE_VABSf32 MQPR:$src)>;
2711 }
2712
2713 def MVE_VNEGf16 : MVE_VABSNEG_fp<"vneg", "f16", 0b01, 0b1>;
2714 def MVE_VNEGf32 : MVE_VABSNEG_fp<"vneg", "f32", 0b10, 0b1>;
2715
2716 let Predicates = [HasMVEFloat] in {
2717   def : Pat<(v8f16 (fneg MQPR:$src)),
2718             (MVE_VNEGf16 MQPR:$src)>;
2719   def : Pat<(v4f32 (fneg MQPR:$src)),
2720             (MVE_VNEGf32 MQPR:$src)>;
2721 }
2722
2723 class MVE_VMAXMINNMA<string iname, string suffix, bit size, bit bit_12,
2724                      list<dag> pattern=[]>
2725   : MVE_f<(outs MQPR:$Qd), (ins MQPR:$Qd_src, MQPR:$Qm),
2726           NoItinerary, iname, suffix, "$Qd, $Qm", vpred_n, "$Qd = $Qd_src",
2727           pattern> {
2728   bits<4> Qd;
2729   bits<4> Qm;
2730
2731   let Inst{28} = size;
2732   let Inst{25-23} = 0b100;
2733   let Inst{22} = Qd{3};
2734   let Inst{21-16} = 0b111111;
2735   let Inst{15-13} = Qd{2-0};
2736   let Inst{12} = bit_12;
2737   let Inst{11-6} = 0b111010;
2738   let Inst{5} = Qm{3};
2739   let Inst{4} = 0b0;
2740   let Inst{3-1} = Qm{2-0};
2741   let Inst{0} = 0b1;
2742 }
2743
2744 def MVE_VMAXNMAf32 : MVE_VMAXMINNMA<"vmaxnma", "f32", 0b0, 0b0>;
2745 def MVE_VMAXNMAf16 : MVE_VMAXMINNMA<"vmaxnma", "f16", 0b1, 0b0>;
2746
2747 def MVE_VMINNMAf32 : MVE_VMAXMINNMA<"vminnma", "f32", 0b0, 0b1>;
2748 def MVE_VMINNMAf16 : MVE_VMAXMINNMA<"vminnma", "f16", 0b1, 0b1>;
2749
2750 // end of MVE Floating Point instructions
2751
2752 // start of MVE compares
2753
2754 class MVE_VCMPqq<string suffix, bit bit_28, bits<2> bits_21_20,
2755                  VCMPPredicateOperand predtype, list<dag> pattern=[]>
2756   : MVE_p<(outs VCCR:$P0), (ins MQPR:$Qn, MQPR:$Qm, predtype:$fc),
2757            NoItinerary, "vcmp", suffix, "$fc, $Qn, $Qm", vpred_n, "", pattern> {
2758   // Base class for comparing two vector registers
2759   bits<3> fc;
2760   bits<4> Qn;
2761   bits<4> Qm;
2762
2763   let Inst{28} = bit_28;
2764   let Inst{25-22} = 0b1000;
2765   let Inst{21-20} = bits_21_20;
2766   let Inst{19-17} = Qn{2-0};
2767   let Inst{16-13} = 0b1000;
2768   let Inst{12} = fc{2};
2769   let Inst{11-8} = 0b1111;
2770   let Inst{7} = fc{0};
2771   let Inst{6} = 0b0;
2772   let Inst{5} = Qm{3};
2773   let Inst{4} = 0b0;
2774   let Inst{3-1} = Qm{2-0};
2775   let Inst{0} = fc{1};
2776
2777   let Constraints = "";
2778
2779   // We need a custom decoder method for these instructions because of
2780   // the output VCCR operand, which isn't encoded in the instruction
2781   // bits anywhere (there is only one choice for it) but has to be
2782   // included in the MC operands so that codegen will be able to track
2783   // its data flow between instructions, spill/reload it when
2784   // necessary, etc. There seems to be no way to get the Tablegen
2785   // decoder to emit an operand that isn't affected by any instruction
2786   // bit.
2787   let DecoderMethod = "DecodeMVEVCMP<false," # predtype.DecoderMethod # ">";
2788 }
2789
2790 class MVE_VCMPqqf<string suffix, bit size>
2791     : MVE_VCMPqq<suffix, size, 0b11, pred_basic_fp> {
2792   let Predicates = [HasMVEFloat];
2793 }
2794
2795 class MVE_VCMPqqi<string suffix, bits<2> size>
2796     : MVE_VCMPqq<suffix, 0b1, size, pred_basic_i> {
2797   let Inst{12} = 0b0;
2798   let Inst{0} = 0b0;
2799 }
2800
2801 class MVE_VCMPqqu<string suffix, bits<2> size>
2802     : MVE_VCMPqq<suffix, 0b1, size, pred_basic_u> {
2803   let Inst{12} = 0b0;
2804   let Inst{0} = 0b1;
2805 }
2806
2807 class MVE_VCMPqqs<string suffix, bits<2> size>
2808     : MVE_VCMPqq<suffix, 0b1, size, pred_basic_s> {
2809   let Inst{12} = 0b1;
2810 }
2811
2812 def MVE_VCMPf32 : MVE_VCMPqqf<"f32", 0b0>;
2813 def MVE_VCMPf16 : MVE_VCMPqqf<"f16", 0b1>;
2814
2815 def MVE_VCMPi8  : MVE_VCMPqqi<"i8",  0b00>;
2816 def MVE_VCMPi16 : MVE_VCMPqqi<"i16", 0b01>;
2817 def MVE_VCMPi32 : MVE_VCMPqqi<"i32", 0b10>;
2818
2819 def MVE_VCMPu8  : MVE_VCMPqqu<"u8",  0b00>;
2820 def MVE_VCMPu16 : MVE_VCMPqqu<"u16", 0b01>;
2821 def MVE_VCMPu32 : MVE_VCMPqqu<"u32", 0b10>;
2822
2823 def MVE_VCMPs8  : MVE_VCMPqqs<"s8",  0b00>;
2824 def MVE_VCMPs16 : MVE_VCMPqqs<"s16", 0b01>;
2825 def MVE_VCMPs32 : MVE_VCMPqqs<"s32", 0b10>;
2826
2827 class MVE_VCMPqr<string suffix, bit bit_28, bits<2> bits_21_20,
2828                  VCMPPredicateOperand predtype, list<dag> pattern=[]>
2829   : MVE_p<(outs VCCR:$P0), (ins MQPR:$Qn, GPRwithZR:$Rm, predtype:$fc),
2830            NoItinerary, "vcmp", suffix, "$fc, $Qn, $Rm", vpred_n, "", pattern> {
2831   // Base class for comparing a vector register with a scalar
2832   bits<3> fc;
2833   bits<4> Qn;
2834   bits<4> Rm;
2835
2836   let Inst{28} = bit_28;
2837   let Inst{25-22} = 0b1000;
2838   let Inst{21-20} = bits_21_20;
2839   let Inst{19-17} = Qn{2-0};
2840   let Inst{16-13} = 0b1000;
2841   let Inst{12} = fc{2};
2842   let Inst{11-8} = 0b1111;
2843   let Inst{7} = fc{0};
2844   let Inst{6} = 0b1;
2845   let Inst{5} = fc{1};
2846   let Inst{4} = 0b0;
2847   let Inst{3-0} = Rm{3-0};
2848
2849   let Constraints = "";
2850   // Custom decoder method, for the same reason as MVE_VCMPqq
2851   let DecoderMethod = "DecodeMVEVCMP<true," # predtype.DecoderMethod # ">";
2852 }
2853
2854 class MVE_VCMPqrf<string suffix, bit size>
2855     : MVE_VCMPqr<suffix, size, 0b11, pred_basic_fp> {
2856   let Predicates = [HasMVEFloat];
2857 }
2858
2859 class MVE_VCMPqri<string suffix, bits<2> size>
2860     : MVE_VCMPqr<suffix, 0b1, size, pred_basic_i> {
2861   let Inst{12} = 0b0;
2862   let Inst{5} = 0b0;
2863 }
2864
2865 class MVE_VCMPqru<string suffix, bits<2> size>
2866     : MVE_VCMPqr<suffix, 0b1, size, pred_basic_u> {
2867   let Inst{12} = 0b0;
2868   let Inst{5} = 0b1;
2869 }
2870
2871 class MVE_VCMPqrs<string suffix, bits<2> size>
2872     : MVE_VCMPqr<suffix, 0b1, size, pred_basic_s> {
2873   let Inst{12} = 0b1;
2874 }
2875
2876 def MVE_VCMPf32r : MVE_VCMPqrf<"f32", 0b0>;
2877 def MVE_VCMPf16r : MVE_VCMPqrf<"f16", 0b1>;
2878
2879 def MVE_VCMPi8r  : MVE_VCMPqri<"i8",  0b00>;
2880 def MVE_VCMPi16r : MVE_VCMPqri<"i16", 0b01>;
2881 def MVE_VCMPi32r : MVE_VCMPqri<"i32", 0b10>;
2882
2883 def MVE_VCMPu8r  : MVE_VCMPqru<"u8",  0b00>;
2884 def MVE_VCMPu16r : MVE_VCMPqru<"u16", 0b01>;
2885 def MVE_VCMPu32r : MVE_VCMPqru<"u32", 0b10>;
2886
2887 def MVE_VCMPs8r  : MVE_VCMPqrs<"s8",  0b00>;
2888 def MVE_VCMPs16r : MVE_VCMPqrs<"s16", 0b01>;
2889 def MVE_VCMPs32r : MVE_VCMPqrs<"s32", 0b10>;
2890
2891 // end of MVE compares
2892
2893 // start of MVE_qDest_qSrc
2894
2895 class MVE_qDest_qSrc<string iname, string suffix, dag oops, dag iops,
2896                      string ops, vpred_ops vpred, string cstr,
2897                      list<dag> pattern=[]>
2898   : MVE_p<oops, iops, NoItinerary, iname, suffix,
2899           ops, vpred, cstr, pattern> {
2900   bits<4> Qd;
2901   bits<4> Qm;
2902
2903   let Inst{25-23} = 0b100;
2904   let Inst{22} = Qd{3};
2905   let Inst{15-13} = Qd{2-0};
2906   let Inst{11-9} = 0b111;
2907   let Inst{6} = 0b0;
2908   let Inst{5} = Qm{3};
2909   let Inst{4} = 0b0;
2910   let Inst{3-1} = Qm{2-0};
2911 }
2912
2913 class MVE_VQxDMLxDH<string iname, bit exch, bit round, bit subtract,
2914                     string suffix, bits<2> size, list<dag> pattern=[]>
2915   : MVE_qDest_qSrc<iname, suffix, (outs MQPR:$Qd),
2916                    (ins MQPR:$Qd_src, MQPR:$Qn, MQPR:$Qm), "$Qd, $Qn, $Qm",
2917                    vpred_n, "$Qd = $Qd_src", pattern> {
2918   bits<4> Qn;
2919
2920   let Inst{28} = subtract;
2921   let Inst{21-20} = size;
2922   let Inst{19-17} = Qn{2-0};
2923   let Inst{16} = 0b0;
2924   let Inst{12} = exch;
2925   let Inst{8} = 0b0;
2926   let Inst{7} = Qn{3};
2927   let Inst{0} = round;
2928 }
2929
2930 multiclass MVE_VQxDMLxDH_multi<string iname, bit exch,
2931                                bit round, bit subtract> {
2932   def s8  : MVE_VQxDMLxDH<iname, exch, round, subtract, "s8",  0b00>;
2933   def s16 : MVE_VQxDMLxDH<iname, exch, round, subtract, "s16", 0b01>;
2934   def s32 : MVE_VQxDMLxDH<iname, exch, round, subtract, "s32", 0b10>;
2935 }
2936
2937 defm MVE_VQDMLADH   : MVE_VQxDMLxDH_multi<"vqdmladh",   0b0, 0b0, 0b0>;
2938 defm MVE_VQDMLADHX  : MVE_VQxDMLxDH_multi<"vqdmladhx",  0b1, 0b0, 0b0>;
2939 defm MVE_VQRDMLADH  : MVE_VQxDMLxDH_multi<"vqrdmladh",  0b0, 0b1, 0b0>;
2940 defm MVE_VQRDMLADHX : MVE_VQxDMLxDH_multi<"vqrdmladhx", 0b1, 0b1, 0b0>;
2941 defm MVE_VQDMLSDH   : MVE_VQxDMLxDH_multi<"vqdmlsdh",   0b0, 0b0, 0b1>;
2942 defm MVE_VQDMLSDHX  : MVE_VQxDMLxDH_multi<"vqdmlsdhx",  0b1, 0b0, 0b1>;
2943 defm MVE_VQRDMLSDH  : MVE_VQxDMLxDH_multi<"vqrdmlsdh",  0b0, 0b1, 0b1>;
2944 defm MVE_VQRDMLSDHX : MVE_VQxDMLxDH_multi<"vqrdmlsdhx", 0b1, 0b1, 0b1>;
2945
2946 class MVE_VCMUL<string iname, string suffix, bit size, list<dag> pattern=[]>
2947   : MVE_qDest_qSrc<iname, suffix, (outs MQPR:$Qd),
2948                    (ins MQPR:$Qn, MQPR:$Qm, complexrotateop:$rot),
2949                    "$Qd, $Qn, $Qm, $rot", vpred_r, "", pattern> {
2950   bits<4> Qn;
2951   bits<2> rot;
2952
2953   let Inst{28} = size;
2954   let Inst{21-20} = 0b11;
2955   let Inst{19-17} = Qn{2-0};
2956   let Inst{16} = 0b0;
2957   let Inst{12} = rot{1};
2958   let Inst{8} = 0b0;
2959   let Inst{7} = Qn{3};
2960   let Inst{0} = rot{0};
2961
2962   let Predicates = [HasMVEFloat];
2963 }
2964
2965 def MVE_VCMULf16 : MVE_VCMUL<"vcmul", "f16", 0b0>;
2966 def MVE_VCMULf32 : MVE_VCMUL<"vcmul", "f32", 0b1>;
2967
2968 class MVE_VMULL<string iname, string suffix, bit bit_28, bits<2> bits_21_20,
2969                 bit T, list<dag> pattern=[]>
2970   : MVE_qDest_qSrc<iname, suffix, (outs MQPR:$Qd),
2971                    (ins MQPR:$Qn, MQPR:$Qm), "$Qd, $Qn, $Qm",
2972                    vpred_r, "", pattern> {
2973   bits<4> Qd;
2974   bits<4> Qn;
2975   bits<4> Qm;
2976
2977   let Inst{28} = bit_28;
2978   let Inst{21-20} = bits_21_20;
2979   let Inst{19-17} = Qn{2-0};
2980   let Inst{16} = 0b1;
2981   let Inst{12} = T;
2982   let Inst{8} = 0b0;
2983   let Inst{7} = Qn{3};
2984   let Inst{0} = 0b0;
2985 }
2986
2987 multiclass MVE_VMULL_multi<string iname, string suffix,
2988                            bit bit_28, bits<2> bits_21_20> {
2989   def bh : MVE_VMULL<iname # "b", suffix, bit_28, bits_21_20, 0b0>;
2990   def th : MVE_VMULL<iname # "t", suffix, bit_28, bits_21_20, 0b1>;
2991 }
2992
2993 // For integer multiplies, bits 21:20 encode size, and bit 28 signedness.
2994 // For polynomial multiplies, bits 21:20 take the unused value 0b11, and
2995 // bit 28 switches to encoding the size.
2996
2997 defm MVE_VMULLs8  : MVE_VMULL_multi<"vmull", "s8",  0b0, 0b00>;
2998 defm MVE_VMULLs16 : MVE_VMULL_multi<"vmull", "s16", 0b0, 0b01>;
2999 defm MVE_VMULLs32 : MVE_VMULL_multi<"vmull", "s32", 0b0, 0b10>;
3000 defm MVE_VMULLu8  : MVE_VMULL_multi<"vmull", "u8",  0b1, 0b00>;
3001 defm MVE_VMULLu16 : MVE_VMULL_multi<"vmull", "u16", 0b1, 0b01>;
3002 defm MVE_VMULLu32 : MVE_VMULL_multi<"vmull", "u32", 0b1, 0b10>;
3003 defm MVE_VMULLp8  : MVE_VMULL_multi<"vmull", "p8",  0b0, 0b11>;
3004 defm MVE_VMULLp16 : MVE_VMULL_multi<"vmull", "p16", 0b1, 0b11>;
3005
3006 class MVE_VxMULH<string iname, string suffix, bit U, bits<2> size,
3007                  bit round, list<dag> pattern=[]>
3008   : MVE_qDest_qSrc<iname, suffix, (outs MQPR:$Qd),
3009                    (ins MQPR:$Qn, MQPR:$Qm), "$Qd, $Qn, $Qm",
3010                    vpred_r, "", pattern> {
3011   bits<4> Qn;
3012
3013   let Inst{28} = U;
3014   let Inst{21-20} = size;
3015   let Inst{19-17} = Qn{2-0};
3016   let Inst{16} = 0b1;
3017   let Inst{12} = round;
3018   let Inst{8} = 0b0;
3019   let Inst{7} = Qn{3};
3020   let Inst{0} = 0b1;
3021 }
3022
3023 def MVE_VMULHs8   : MVE_VxMULH<"vmulh",  "s8",  0b0, 0b00, 0b0>;
3024 def MVE_VMULHs16  : MVE_VxMULH<"vmulh",  "s16", 0b0, 0b01, 0b0>;
3025 def MVE_VMULHs32  : MVE_VxMULH<"vmulh",  "s32", 0b0, 0b10, 0b0>;
3026 def MVE_VMULHu8   : MVE_VxMULH<"vmulh",  "u8",  0b1, 0b00, 0b0>;
3027 def MVE_VMULHu16  : MVE_VxMULH<"vmulh",  "u16", 0b1, 0b01, 0b0>;
3028 def MVE_VMULHu32  : MVE_VxMULH<"vmulh",  "u32", 0b1, 0b10, 0b0>;
3029
3030 def MVE_VRMULHs8  : MVE_VxMULH<"vrmulh", "s8",  0b0, 0b00, 0b1>;
3031 def MVE_VRMULHs16 : MVE_VxMULH<"vrmulh", "s16", 0b0, 0b01, 0b1>;
3032 def MVE_VRMULHs32 : MVE_VxMULH<"vrmulh", "s32", 0b0, 0b10, 0b1>;
3033 def MVE_VRMULHu8  : MVE_VxMULH<"vrmulh", "u8",  0b1, 0b00, 0b1>;
3034 def MVE_VRMULHu16 : MVE_VxMULH<"vrmulh", "u16", 0b1, 0b01, 0b1>;
3035 def MVE_VRMULHu32 : MVE_VxMULH<"vrmulh", "u32", 0b1, 0b10, 0b1>;
3036
3037 class MVE_VxMOVxN<string iname, string suffix, bit bit_28, bit bit_17,
3038                   bits<2> size, bit T, list<dag> pattern=[]>
3039   : MVE_qDest_qSrc<iname, suffix, (outs MQPR:$Qd),
3040                    (ins MQPR:$Qd_src, MQPR:$Qm), "$Qd, $Qm",
3041                    vpred_n, "$Qd = $Qd_src", pattern> {
3042
3043   let Inst{28} = bit_28;
3044   let Inst{21-20} = 0b11;
3045   let Inst{19-18} = size;
3046   let Inst{17} = bit_17;
3047   let Inst{16} = 0b1;
3048   let Inst{12} = T;
3049   let Inst{8} = 0b0;
3050   let Inst{7} = !if(!eq(bit_17, 0), 1, 0);
3051   let Inst{0} = 0b1;
3052 }
3053
3054 multiclass MVE_VxMOVxN_halves<string iname, string suffix,
3055                               bit bit_28, bit bit_17, bits<2> size> {
3056   def bh : MVE_VxMOVxN<iname # "b", suffix, bit_28, bit_17, size, 0b0>;
3057   def th : MVE_VxMOVxN<iname # "t", suffix, bit_28, bit_17, size, 0b1>;
3058 }
3059
3060 defm MVE_VMOVNi16   : MVE_VxMOVxN_halves<"vmovn",   "i16", 0b1, 0b0, 0b00>;
3061 defm MVE_VMOVNi32   : MVE_VxMOVxN_halves<"vmovn",   "i32", 0b1, 0b0, 0b01>;
3062 defm MVE_VQMOVNs16  : MVE_VxMOVxN_halves<"vqmovn",  "s16", 0b0, 0b1, 0b00>;
3063 defm MVE_VQMOVNs32  : MVE_VxMOVxN_halves<"vqmovn",  "s32", 0b0, 0b1, 0b01>;
3064 defm MVE_VQMOVNu16  : MVE_VxMOVxN_halves<"vqmovn",  "u16", 0b1, 0b1, 0b00>;
3065 defm MVE_VQMOVNu32  : MVE_VxMOVxN_halves<"vqmovn",  "u32", 0b1, 0b1, 0b01>;
3066 defm MVE_VQMOVUNs16 : MVE_VxMOVxN_halves<"vqmovun", "s16", 0b0, 0b0, 0b00>;
3067 defm MVE_VQMOVUNs32 : MVE_VxMOVxN_halves<"vqmovun", "s32", 0b0, 0b0, 0b01>;
3068
3069 class MVE_VCVT_ff<string iname, string suffix, bit op, bit T,
3070                   list<dag> pattern=[]>
3071   : MVE_qDest_qSrc<iname, suffix, (outs MQPR:$Qd), (ins MQPR:$Qd_src, MQPR:$Qm),
3072                    "$Qd, $Qm", vpred_n, "$Qd = $Qd_src", pattern> {
3073   let Inst{28} = op;
3074   let Inst{21-16} = 0b111111;
3075   let Inst{12} = T;
3076   let Inst{8-7} = 0b00;
3077   let Inst{0} = 0b1;
3078
3079   let Predicates = [HasMVEFloat];
3080 }
3081
3082 multiclass MVE_VCVT_ff_halves<string suffix, bit op> {
3083   def bh : MVE_VCVT_ff<"vcvtb", suffix, op, 0b0>;
3084   def th : MVE_VCVT_ff<"vcvtt", suffix, op, 0b1>;
3085 }
3086
3087 defm MVE_VCVTf16f32 : MVE_VCVT_ff_halves<"f16.f32", 0b0>;
3088 defm MVE_VCVTf32f16 : MVE_VCVT_ff_halves<"f32.f16", 0b1>;
3089
3090 class MVE_VxCADD<string iname, string suffix, bits<2> size, bit halve,
3091                  list<dag> pattern=[]>
3092   : MVE_qDest_qSrc<iname, suffix, (outs MQPR:$Qd),
3093                    (ins MQPR:$Qn, MQPR:$Qm, complexrotateopodd:$rot),
3094                    "$Qd, $Qn, $Qm, $rot", vpred_r, "",
3095           pattern> {
3096   bits<4> Qn;
3097   bit rot;
3098
3099   let Inst{28} = halve;
3100   let Inst{21-20} = size;
3101   let Inst{19-17} = Qn{2-0};
3102   let Inst{16} = 0b0;
3103   let Inst{12} = rot;
3104   let Inst{8} = 0b1;
3105   let Inst{7} = Qn{3};
3106   let Inst{0} = 0b0;
3107 }
3108
3109 def MVE_VCADDi8   : MVE_VxCADD<"vcadd", "i8", 0b00, 0b1>;
3110 def MVE_VCADDi16  : MVE_VxCADD<"vcadd", "i16", 0b01, 0b1>;
3111 def MVE_VCADDi32  : MVE_VxCADD<"vcadd", "i32", 0b10, 0b1>;
3112
3113 def MVE_VHCADDs8  : MVE_VxCADD<"vhcadd", "s8", 0b00, 0b0>;
3114 def MVE_VHCADDs16 : MVE_VxCADD<"vhcadd", "s16", 0b01, 0b0>;
3115 def MVE_VHCADDs32 : MVE_VxCADD<"vhcadd", "s32", 0b10, 0b0>;
3116
3117 class MVE_VADCSBC<string iname, bit I, bit subtract,
3118                   dag carryin, list<dag> pattern=[]>
3119   : MVE_qDest_qSrc<iname, "i32", (outs MQPR:$Qd, cl_FPSCR_NZCV:$carryout),
3120                    !con((ins MQPR:$Qn, MQPR:$Qm), carryin),
3121                    "$Qd, $Qn, $Qm", vpred_r, "", pattern> {
3122   bits<4> Qn;
3123
3124   let Inst{28} = subtract;
3125   let Inst{21-20} = 0b11;
3126   let Inst{19-17} = Qn{2-0};
3127   let Inst{16} = 0b0;
3128   let Inst{12} = I;
3129   let Inst{8} = 0b1;
3130   let Inst{7} = Qn{3};
3131   let Inst{0} = 0b0;
3132
3133   // Custom decoder method in order to add the FPSCR operand(s), which
3134   // Tablegen won't do right
3135   let DecoderMethod = "DecodeMVEVADCInstruction";
3136 }
3137
3138 def MVE_VADC  : MVE_VADCSBC<"vadc",  0b0, 0b0, (ins cl_FPSCR_NZCV:$carryin)>;
3139 def MVE_VADCI : MVE_VADCSBC<"vadci", 0b1, 0b0, (ins)>;
3140
3141 def MVE_VSBC  : MVE_VADCSBC<"vsbc",  0b0, 0b1, (ins cl_FPSCR_NZCV:$carryin)>;
3142 def MVE_VSBCI : MVE_VADCSBC<"vsbci", 0b1, 0b1, (ins)>;
3143
3144 class MVE_VQDMULL<string iname, string suffix, bit size, bit T,
3145                   list<dag> pattern=[]>
3146   : MVE_qDest_qSrc<iname, suffix, (outs MQPR:$Qd),
3147                    (ins MQPR:$Qn, MQPR:$Qm), "$Qd, $Qn, $Qm",
3148                    vpred_r, "", pattern> {
3149   bits<4> Qn;
3150
3151   let Inst{28} = size;
3152   let Inst{21-20} = 0b11;
3153   let Inst{19-17} = Qn{2-0};
3154   let Inst{16} = 0b0;
3155   let Inst{12} = T;
3156   let Inst{8} = 0b1;
3157   let Inst{7} = Qn{3};
3158   let Inst{0} = 0b1;
3159 }
3160
3161 multiclass MVE_VQDMULL_halves<string suffix, bit size> {
3162   def bh : MVE_VQDMULL<"vqdmullb", suffix, size, 0b0>;
3163   def th : MVE_VQDMULL<"vqdmullt", suffix, size, 0b1>;
3164 }
3165
3166 defm MVE_VQDMULLs16 : MVE_VQDMULL_halves<"s16", 0b0>;
3167 defm MVE_VQDMULLs32 : MVE_VQDMULL_halves<"s32", 0b1>;
3168
3169 // end of mve_qDest_qSrc
3170
3171 // start of mve_qDest_rSrc
3172
3173 class MVE_qr_base<dag oops, dag iops, InstrItinClass itin, string iname,
3174                   string suffix, string ops, vpred_ops vpred, string cstr,
3175                   list<dag> pattern=[]>
3176    : MVE_p<oops, iops, NoItinerary, iname, suffix, ops, vpred, cstr, pattern> {
3177   bits<4> Qd;
3178   bits<4> Qn;
3179   bits<4> Rm;
3180
3181   let Inst{25-23} = 0b100;
3182   let Inst{22} = Qd{3};
3183   let Inst{19-17} = Qn{2-0};
3184   let Inst{15-13} = Qd{2-0};
3185   let Inst{11-9} = 0b111;
3186   let Inst{7} = Qn{3};
3187   let Inst{6} = 0b1;
3188   let Inst{4} = 0b0;
3189   let Inst{3-0} = Rm{3-0};
3190 }
3191
3192 class MVE_qDest_rSrc<string iname, string suffix, list<dag> pattern=[]>
3193   : MVE_qr_base<(outs MQPR:$Qd), (ins MQPR:$Qn, rGPR:$Rm),
3194           NoItinerary, iname, suffix, "$Qd, $Qn, $Rm", vpred_r, "",
3195            pattern>;
3196
3197 class MVE_qDestSrc_rSrc<string iname, string suffix, list<dag> pattern=[]>
3198   : MVE_qr_base<(outs MQPR:$Qd), (ins MQPR:$Qd_src, MQPR:$Qn, rGPR:$Rm),
3199           NoItinerary, iname, suffix, "$Qd, $Qn, $Rm", vpred_n, "$Qd = $Qd_src",
3200            pattern>;
3201
3202 class MVE_qDest_single_rSrc<string iname, string suffix, list<dag> pattern=[]>
3203   : MVE_p<(outs MQPR:$Qd), (ins MQPR:$Qd_src, rGPR:$Rm), NoItinerary, iname,
3204           suffix, "$Qd, $Rm", vpred_n, "$Qd = $Qd_src", pattern> {
3205   bits<4> Qd;
3206   bits<4> Rm;
3207
3208   let Inst{22} = Qd{3};
3209   let Inst{15-13} = Qd{2-0};
3210   let Inst{3-0} = Rm{3-0};
3211 }
3212
3213 class MVE_VADDSUB_qr<string iname, string suffix, bits<2> size,
3214                      bit bit_5, bit bit_12, bit bit_16,
3215                      bit bit_28, list<dag> pattern=[]>
3216   : MVE_qDest_rSrc<iname, suffix, pattern> {
3217
3218   let Inst{28} = bit_28;
3219   let Inst{21-20} = size;
3220   let Inst{16} = bit_16;
3221   let Inst{12} = bit_12;
3222   let Inst{8} = 0b1;
3223   let Inst{5} = bit_5;
3224 }
3225
3226 multiclass MVE_VADDSUB_qr_sizes<string iname, string suffix,
3227                                 bit bit_5, bit bit_12, bit bit_16,
3228                                 bit bit_28, list<dag> pattern=[]> {
3229   def "8"  : MVE_VADDSUB_qr<iname, suffix#"8",  0b00,
3230                             bit_5, bit_12, bit_16, bit_28>;
3231   def "16" : MVE_VADDSUB_qr<iname, suffix#"16", 0b01,
3232                             bit_5, bit_12, bit_16, bit_28>;
3233   def "32" : MVE_VADDSUB_qr<iname, suffix#"32", 0b10,
3234                             bit_5, bit_12, bit_16, bit_28>;
3235 }
3236
3237 defm MVE_VADD_qr_i  : MVE_VADDSUB_qr_sizes<"vadd",  "i", 0b0, 0b0, 0b1, 0b0>;
3238 defm MVE_VQADD_qr_s : MVE_VADDSUB_qr_sizes<"vqadd", "s", 0b1, 0b0, 0b0, 0b0>;
3239 defm MVE_VQADD_qr_u : MVE_VADDSUB_qr_sizes<"vqadd", "u", 0b1, 0b0, 0b0, 0b1>;
3240
3241 defm MVE_VSUB_qr_i  : MVE_VADDSUB_qr_sizes<"vsub",  "i", 0b0, 0b1, 0b1, 0b0>;
3242 defm MVE_VQSUB_qr_s : MVE_VADDSUB_qr_sizes<"vqsub", "s", 0b1, 0b1, 0b0, 0b0>;
3243 defm MVE_VQSUB_qr_u : MVE_VADDSUB_qr_sizes<"vqsub", "u", 0b1, 0b1, 0b0, 0b1>;
3244
3245 class MVE_VQDMULL_qr<string iname, string suffix, bit size,
3246                      bit T, list<dag> pattern=[]>
3247   : MVE_qDest_rSrc<iname, suffix, pattern> {
3248
3249   let Inst{28} = size;
3250   let Inst{21-20} = 0b11;
3251   let Inst{16} = 0b0;
3252   let Inst{12} = T;
3253   let Inst{8} = 0b1;
3254   let Inst{5} = 0b1;
3255 }
3256
3257 multiclass MVE_VQDMULL_qr_halves<string suffix, bit size> {
3258   def bh : MVE_VQDMULL_qr<"vqdmullb", suffix, size, 0b0>;
3259   def th : MVE_VQDMULL_qr<"vqdmullt", suffix, size, 0b1>;
3260 }
3261
3262 defm MVE_VQDMULL_qr_s16 : MVE_VQDMULL_qr_halves<"s16", 0b0>;
3263 defm MVE_VQDMULL_qr_s32 : MVE_VQDMULL_qr_halves<"s32", 0b1>;
3264
3265 class MVE_VxADDSUB_qr<string iname, string suffix,
3266                       bit bit_28, bits<2> bits_21_20, bit subtract,
3267                       list<dag> pattern=[]>
3268   : MVE_qDest_rSrc<iname, suffix, pattern> {
3269
3270   let Inst{28} = bit_28;
3271   let Inst{21-20} = bits_21_20;
3272   let Inst{16} = 0b0;
3273   let Inst{12} = subtract;
3274   let Inst{8} = 0b1;
3275   let Inst{5} = 0b0;
3276 }
3277
3278 def MVE_VHADD_qr_s8   : MVE_VxADDSUB_qr<"vhadd", "s8",  0b0, 0b00, 0b0>;
3279 def MVE_VHADD_qr_s16  : MVE_VxADDSUB_qr<"vhadd", "s16", 0b0, 0b01, 0b0>;
3280 def MVE_VHADD_qr_s32  : MVE_VxADDSUB_qr<"vhadd", "s32", 0b0, 0b10, 0b0>;
3281 def MVE_VHADD_qr_u8   : MVE_VxADDSUB_qr<"vhadd", "u8",  0b1, 0b00, 0b0>;
3282 def MVE_VHADD_qr_u16  : MVE_VxADDSUB_qr<"vhadd", "u16", 0b1, 0b01, 0b0>;
3283 def MVE_VHADD_qr_u32  : MVE_VxADDSUB_qr<"vhadd", "u32", 0b1, 0b10, 0b0>;
3284
3285 def MVE_VHSUB_qr_s8   : MVE_VxADDSUB_qr<"vhsub", "s8",  0b0, 0b00, 0b1>;
3286 def MVE_VHSUB_qr_s16  : MVE_VxADDSUB_qr<"vhsub", "s16", 0b0, 0b01, 0b1>;
3287 def MVE_VHSUB_qr_s32  : MVE_VxADDSUB_qr<"vhsub", "s32", 0b0, 0b10, 0b1>;
3288 def MVE_VHSUB_qr_u8   : MVE_VxADDSUB_qr<"vhsub", "u8",  0b1, 0b00, 0b1>;
3289 def MVE_VHSUB_qr_u16  : MVE_VxADDSUB_qr<"vhsub", "u16", 0b1, 0b01, 0b1>;
3290 def MVE_VHSUB_qr_u32  : MVE_VxADDSUB_qr<"vhsub", "u32", 0b1, 0b10, 0b1>;
3291
3292 let Predicates = [HasMVEFloat] in {
3293   def MVE_VADD_qr_f32 : MVE_VxADDSUB_qr<"vadd",  "f32", 0b0, 0b11, 0b0>;
3294   def MVE_VADD_qr_f16 : MVE_VxADDSUB_qr<"vadd",  "f16", 0b1, 0b11, 0b0>;
3295
3296   def MVE_VSUB_qr_f32 : MVE_VxADDSUB_qr<"vsub",  "f32", 0b0, 0b11, 0b1>;
3297   def MVE_VSUB_qr_f16 : MVE_VxADDSUB_qr<"vsub",  "f16", 0b1, 0b11, 0b1>;
3298 }
3299
3300 class MVE_VxSHL_qr<string iname, string suffix, bit U, bits<2> size,
3301                    bit bit_7, bit bit_17, list<dag> pattern=[]>
3302   : MVE_qDest_single_rSrc<iname, suffix, pattern> {
3303
3304   let Inst{28} = U;
3305   let Inst{25-23} = 0b100;
3306   let Inst{21-20} = 0b11;
3307   let Inst{19-18} = size;
3308   let Inst{17} = bit_17;
3309   let Inst{16} = 0b1;
3310   let Inst{12-8} = 0b11110;
3311   let Inst{7} = bit_7;
3312   let Inst{6-4} = 0b110;
3313 }
3314
3315 multiclass MVE_VxSHL_qr_types<string iname, bit bit_7, bit bit_17> {
3316   def s8  : MVE_VxSHL_qr<iname, "s8", 0b0, 0b00, bit_7, bit_17>;
3317   def s16 : MVE_VxSHL_qr<iname, "s16", 0b0, 0b01, bit_7, bit_17>;
3318   def s32 : MVE_VxSHL_qr<iname, "s32", 0b0, 0b10, bit_7, bit_17>;
3319   def u8  : MVE_VxSHL_qr<iname, "u8", 0b1, 0b00, bit_7, bit_17>;
3320   def u16 : MVE_VxSHL_qr<iname, "u16", 0b1, 0b01, bit_7, bit_17>;
3321   def u32 : MVE_VxSHL_qr<iname, "u32", 0b1, 0b10, bit_7, bit_17>;
3322 }
3323
3324 defm MVE_VSHL_qr   : MVE_VxSHL_qr_types<"vshl",   0b0, 0b0>;
3325 defm MVE_VRSHL_qr  : MVE_VxSHL_qr_types<"vrshl",  0b0, 0b1>;
3326 defm MVE_VQSHL_qr  : MVE_VxSHL_qr_types<"vqshl",  0b1, 0b0>;
3327 defm MVE_VQRSHL_qr : MVE_VxSHL_qr_types<"vqrshl", 0b1, 0b1>;
3328
3329 class MVE_VBRSR<string iname, string suffix, bits<2> size, list<dag> pattern=[]>
3330   : MVE_qDest_rSrc<iname, suffix, pattern> {
3331
3332   let Inst{28} = 0b1;
3333   let Inst{21-20} = size;
3334   let Inst{16} = 0b1;
3335   let Inst{12} = 0b1;
3336   let Inst{8} = 0b0;
3337   let Inst{5} = 0b1;
3338 }
3339
3340 def MVE_VBRSR8  : MVE_VBRSR<"vbrsr", "8", 0b00>;
3341 def MVE_VBRSR16 : MVE_VBRSR<"vbrsr", "16", 0b01>;
3342 def MVE_VBRSR32 : MVE_VBRSR<"vbrsr", "32", 0b10>;
3343
3344 class MVE_VMUL_qr_int<string iname, string suffix,
3345                       bits<2> size, list<dag> pattern=[]>
3346   : MVE_qDest_rSrc<iname, suffix, pattern> {
3347
3348   let Inst{28} = 0b0;
3349   let Inst{21-20} = size;
3350   let Inst{16} = 0b1;
3351   let Inst{12} = 0b1;
3352   let Inst{8} = 0b0;
3353   let Inst{5} = 0b1;
3354 }
3355
3356 def MVE_VMUL_qr_i8  : MVE_VMUL_qr_int<"vmul", "i8",  0b00>;
3357 def MVE_VMUL_qr_i16 : MVE_VMUL_qr_int<"vmul", "i16", 0b01>;
3358 def MVE_VMUL_qr_i32 : MVE_VMUL_qr_int<"vmul", "i32", 0b10>;
3359
3360 class MVE_VxxMUL_qr<string iname, string suffix,
3361                     bit bit_28, bits<2> bits_21_20, list<dag> pattern=[]>
3362   : MVE_qDest_rSrc<iname, suffix, pattern> {
3363
3364   let Inst{28} = bit_28;
3365   let Inst{21-20} = bits_21_20;
3366   let Inst{16} = 0b1;
3367   let Inst{12} = 0b0;
3368   let Inst{8} = 0b0;
3369   let Inst{5} = 0b1;
3370 }
3371
3372 def MVE_VQDMULH_qr_s8   : MVE_VxxMUL_qr<"vqdmulh",  "s8",  0b0, 0b00>;
3373 def MVE_VQDMULH_qr_s16  : MVE_VxxMUL_qr<"vqdmulh",  "s16", 0b0, 0b01>;
3374 def MVE_VQDMULH_qr_s32  : MVE_VxxMUL_qr<"vqdmulh",  "s32", 0b0, 0b10>;
3375
3376 def MVE_VQRDMULH_qr_s8  : MVE_VxxMUL_qr<"vqrdmulh", "s8",  0b1, 0b00>;
3377 def MVE_VQRDMULH_qr_s16 : MVE_VxxMUL_qr<"vqrdmulh", "s16", 0b1, 0b01>;
3378 def MVE_VQRDMULH_qr_s32 : MVE_VxxMUL_qr<"vqrdmulh", "s32", 0b1, 0b10>;
3379
3380 let Predicates = [HasMVEFloat] in {
3381   def MVE_VMUL_qr_f16   : MVE_VxxMUL_qr<"vmul", "f16", 0b1, 0b11>;
3382   def MVE_VMUL_qr_f32   : MVE_VxxMUL_qr<"vmul", "f32", 0b0, 0b11>;
3383 }
3384
3385 class MVE_VFMAMLA_qr<string iname, string suffix,
3386                    bit bit_28, bits<2> bits_21_20, bit S,
3387                    list<dag> pattern=[]>
3388   : MVE_qDestSrc_rSrc<iname, suffix, pattern> {
3389
3390   let Inst{28} = bit_28;
3391   let Inst{21-20} = bits_21_20;
3392   let Inst{16} = 0b1;
3393   let Inst{12} = S;
3394   let Inst{8} = 0b0;
3395   let Inst{5} = 0b0;
3396 }
3397
3398 def MVE_VMLA_qr_s8     : MVE_VFMAMLA_qr<"vmla",  "s8",  0b0, 0b00, 0b0>;
3399 def MVE_VMLA_qr_s16    : MVE_VFMAMLA_qr<"vmla",  "s16", 0b0, 0b01, 0b0>;
3400 def MVE_VMLA_qr_s32    : MVE_VFMAMLA_qr<"vmla",  "s32", 0b0, 0b10, 0b0>;
3401 def MVE_VMLA_qr_u8     : MVE_VFMAMLA_qr<"vmla",  "u8",  0b1, 0b00, 0b0>;
3402 def MVE_VMLA_qr_u16    : MVE_VFMAMLA_qr<"vmla",  "u16", 0b1, 0b01, 0b0>;
3403 def MVE_VMLA_qr_u32    : MVE_VFMAMLA_qr<"vmla",  "u32", 0b1, 0b10, 0b0>;
3404
3405 def MVE_VMLAS_qr_s8    : MVE_VFMAMLA_qr<"vmlas", "s8",  0b0, 0b00, 0b1>;
3406 def MVE_VMLAS_qr_s16   : MVE_VFMAMLA_qr<"vmlas", "s16", 0b0, 0b01, 0b1>;
3407 def MVE_VMLAS_qr_s32   : MVE_VFMAMLA_qr<"vmlas", "s32", 0b0, 0b10, 0b1>;
3408 def MVE_VMLAS_qr_u8    : MVE_VFMAMLA_qr<"vmlas", "u8",  0b1, 0b00, 0b1>;
3409 def MVE_VMLAS_qr_u16   : MVE_VFMAMLA_qr<"vmlas", "u16", 0b1, 0b01, 0b1>;
3410 def MVE_VMLAS_qr_u32   : MVE_VFMAMLA_qr<"vmlas", "u32", 0b1, 0b10, 0b1>;
3411
3412 let Predicates = [HasMVEFloat] in {
3413   def MVE_VFMA_qr_f16  : MVE_VFMAMLA_qr<"vfma",  "f16", 0b1, 0b11, 0b0>;
3414   def MVE_VFMA_qr_f32  : MVE_VFMAMLA_qr<"vfma",  "f32", 0b0, 0b11, 0b0>;
3415   def MVE_VFMA_qr_Sf16 : MVE_VFMAMLA_qr<"vfmas", "f16", 0b1, 0b11, 0b1>;
3416   def MVE_VFMA_qr_Sf32 : MVE_VFMAMLA_qr<"vfmas", "f32", 0b0, 0b11, 0b1>;
3417 }
3418
3419 class MVE_VQDMLAH_qr<string iname, string suffix, bit U, bits<2> size,
3420                      bit bit_5, bit bit_12, list<dag> pattern=[]>
3421   : MVE_qDestSrc_rSrc<iname, suffix, pattern> {
3422
3423   let Inst{28} = U;
3424   let Inst{21-20} = size;
3425   let Inst{16} = 0b0;
3426   let Inst{12} = bit_12;
3427   let Inst{8} = 0b0;
3428   let Inst{5} = bit_5;
3429 }
3430
3431 multiclass MVE_VQDMLAH_qr_types<string iname, bit bit_5, bit bit_12> {
3432   def s8  : MVE_VQDMLAH_qr<iname, "s8",  0b0, 0b00, bit_5, bit_12>;
3433   def s16 : MVE_VQDMLAH_qr<iname, "s16", 0b0, 0b01, bit_5, bit_12>;
3434   def s32 : MVE_VQDMLAH_qr<iname, "s32", 0b0, 0b10, bit_5, bit_12>;
3435 }
3436
3437 defm MVE_VQDMLAH_qr   : MVE_VQDMLAH_qr_types<"vqdmlah",   0b1, 0b0>;
3438 defm MVE_VQRDMLAH_qr  : MVE_VQDMLAH_qr_types<"vqrdmlah",  0b0, 0b0>;
3439 defm MVE_VQDMLASH_qr  : MVE_VQDMLAH_qr_types<"vqdmlash",  0b1, 0b1>;
3440 defm MVE_VQRDMLASH_qr : MVE_VQDMLAH_qr_types<"vqrdmlash", 0b0, 0b1>;
3441
3442 class MVE_VxDUP<string iname, string suffix, bits<2> size, bit bit_12,
3443               list<dag> pattern=[]>
3444   : MVE_p<(outs MQPR:$Qd, tGPREven:$Rn),
3445           (ins tGPREven:$Rn_src, MVE_VIDUP_imm:$imm), NoItinerary,
3446           iname, suffix, "$Qd, $Rn, $imm", vpred_r, "$Rn = $Rn_src",
3447           pattern> {
3448   bits<4> Qd;
3449   bits<4> Rn;
3450   bits<2> imm;
3451
3452   let Inst{28} = 0b0;
3453   let Inst{25-23} = 0b100;
3454   let Inst{22} = Qd{3};
3455   let Inst{21-20} = size;
3456   let Inst{19-17} = Rn{3-1};
3457   let Inst{16} = 0b1;
3458   let Inst{15-13} = Qd{2-0};
3459   let Inst{12} = bit_12;
3460   let Inst{11-8} = 0b1111;
3461   let Inst{7} = imm{1};
3462   let Inst{6-1} = 0b110111;
3463   let Inst{0} = imm{0};
3464 }
3465
3466 def MVE_VIDUPu8  : MVE_VxDUP<"vidup", "u8",  0b00, 0b0>;
3467 def MVE_VIDUPu16 : MVE_VxDUP<"vidup", "u16", 0b01, 0b0>;
3468 def MVE_VIDUPu32 : MVE_VxDUP<"vidup", "u32", 0b10, 0b0>;
3469
3470 def MVE_VDDUPu8  : MVE_VxDUP<"vddup", "u8",  0b00, 0b1>;
3471 def MVE_VDDUPu16 : MVE_VxDUP<"vddup", "u16", 0b01, 0b1>;
3472 def MVE_VDDUPu32 : MVE_VxDUP<"vddup", "u32", 0b10, 0b1>;
3473
3474 class MVE_VxWDUP<string iname, string suffix, bits<2> size, bit bit_12,
3475                  list<dag> pattern=[]>
3476   : MVE_p<(outs MQPR:$Qd, tGPREven:$Rn),
3477           (ins tGPREven:$Rn_src, tGPROdd:$Rm, MVE_VIDUP_imm:$imm), NoItinerary,
3478           iname, suffix, "$Qd, $Rn, $Rm, $imm", vpred_r, "$Rn = $Rn_src",
3479           pattern> {
3480   bits<4> Qd;
3481   bits<4> Rm;
3482   bits<4> Rn;
3483   bits<2> imm;
3484
3485   let Inst{28} = 0b0;
3486   let Inst{25-23} = 0b100;
3487   let Inst{22} = Qd{3};
3488   let Inst{21-20} = size;
3489   let Inst{19-17} = Rn{3-1};
3490   let Inst{16} = 0b1;
3491   let Inst{15-13} = Qd{2-0};
3492   let Inst{12} = bit_12;
3493   let Inst{11-8} = 0b1111;
3494   let Inst{7} = imm{1};
3495   let Inst{6-4} = 0b110;
3496   let Inst{3-1} = Rm{3-1};
3497   let Inst{0} = imm{0};
3498 }
3499
3500 def MVE_VIWDUPu8  : MVE_VxWDUP<"viwdup", "u8",  0b00, 0b0>;
3501 def MVE_VIWDUPu16 : MVE_VxWDUP<"viwdup", "u16", 0b01, 0b0>;
3502 def MVE_VIWDUPu32 : MVE_VxWDUP<"viwdup", "u32", 0b10, 0b0>;
3503
3504 def MVE_VDWDUPu8  : MVE_VxWDUP<"vdwdup", "u8",  0b00, 0b1>;
3505 def MVE_VDWDUPu16 : MVE_VxWDUP<"vdwdup", "u16", 0b01, 0b1>;
3506 def MVE_VDWDUPu32 : MVE_VxWDUP<"vdwdup", "u32", 0b10, 0b1>;
3507
3508 class MVE_VCTP<string suffix, bits<2> size, list<dag> pattern=[]>
3509   : MVE_p<(outs VCCR:$P0), (ins rGPR:$Rn), NoItinerary, "vctp", suffix,
3510           "$Rn", vpred_n, "", pattern> {
3511   bits<4> Rn;
3512
3513   let Inst{28-27} = 0b10;
3514   let Inst{26-22} = 0b00000;
3515   let Inst{21-20} = size;
3516   let Inst{19-16} = Rn{3-0};
3517   let Inst{15-11} = 0b11101;
3518   let Inst{10-0}  = 0b00000000001;
3519   let Unpredictable{10-0} = 0b11111111111;
3520
3521   let Constraints = "";
3522   let DecoderMethod = "DecodeMveVCTP";
3523 }
3524
3525 def MVE_VCTP8  : MVE_VCTP<"8",  0b00>;
3526 def MVE_VCTP16 : MVE_VCTP<"16", 0b01>;
3527 def MVE_VCTP32 : MVE_VCTP<"32", 0b10>;
3528 def MVE_VCTP64 : MVE_VCTP<"64", 0b11>;
3529
3530 // end of mve_qDest_rSrc
3531
3532 // start of coproc mov
3533
3534 class MVE_VMOV_64bit<dag oops, dag iops, bit to_qreg, string ops, string cstr>
3535   : MVE_VMOV_lane_base<oops, !con(iops, (ins MVEPairVectorIndex2:$idx,
3536                                              MVEPairVectorIndex0:$idx2)),
3537                        NoItinerary, "vmov", "", ops, cstr, []> {
3538   bits<5> Rt;
3539   bits<5> Rt2;
3540   bits<4> Qd;
3541   bit idx;
3542   bit idx2;
3543
3544   let Inst{31-23} = 0b111011000;
3545   let Inst{22} = Qd{3};
3546   let Inst{21} = 0b0;
3547   let Inst{20} = to_qreg;
3548   let Inst{19-16} = Rt2{3-0};
3549   let Inst{15-13} = Qd{2-0};
3550   let Inst{12-5} = 0b01111000;
3551   let Inst{4} = idx2;
3552   let Inst{3-0} = Rt{3-0};
3553 }
3554
3555 // The assembly syntax for these instructions mentions the vector
3556 // register name twice, e.g.
3557 //
3558 //    vmov q2[2], q2[0], r0, r1
3559 //    vmov r0, r1, q2[2], q2[0]
3560 //
3561 // which needs a bit of juggling with MC operand handling.
3562 //
3563 // For the move _into_ a vector register, the MC operand list also has
3564 // to mention the register name twice: once as the output, and once as
3565 // an extra input to represent where the unchanged half of the output
3566 // register comes from (when this instruction is used in code
3567 // generation). So we arrange that the first mention of the vector reg
3568 // in the instruction is considered by the AsmMatcher to be the output
3569 // ($Qd), and the second one is the input ($QdSrc). Binding them
3570 // together with the existing 'tie' constraint is enough to enforce at
3571 // register allocation time that they have to be the same register.
3572 //
3573 // For the move _from_ a vector register, there's no way to get round
3574 // the fact that both instances of that register name have to be
3575 // inputs. They have to be the same register again, but this time, we
3576 // can't use a tie constraint, because that has to be between an
3577 // output and an input operand. So this time, we have to arrange that
3578 // the q-reg appears just once in the MC operand list, in spite of
3579 // being mentioned twice in the asm syntax - which needs a custom
3580 // AsmMatchConverter.
3581
3582 def MVE_VMOV_q_rr : MVE_VMOV_64bit<(outs MQPR:$Qd),
3583                                    (ins MQPR:$QdSrc, rGPR:$Rt, rGPR:$Rt2),
3584                                    0b1, "$Qd$idx, $QdSrc$idx2, $Rt, $Rt2",
3585                                    "$Qd = $QdSrc"> {
3586   let DecoderMethod = "DecodeMVEVMOVDRegtoQ";
3587 }
3588
3589 def MVE_VMOV_rr_q : MVE_VMOV_64bit<(outs rGPR:$Rt, rGPR:$Rt2), (ins MQPR:$Qd),
3590                                    0b0, "$Rt, $Rt2, $Qd$idx, $Qd$idx2", ""> {
3591   let DecoderMethod = "DecodeMVEVMOVQtoDReg";
3592   let AsmMatchConverter = "cvtMVEVMOVQtoDReg";
3593 }
3594
3595 // end of coproc mov
3596
3597 // start of MVE interleaving load/store
3598
3599 // Base class for the family of interleaving/deinterleaving
3600 // load/stores with names like VLD20.8 and VST43.32.
3601 class MVE_vldst24_base<bit writeback, bit fourregs, bits<2> stage, bits<2> size,
3602                        bit load, dag Oops, dag loadIops, dag wbIops,
3603                        string iname, string ops,
3604                        string cstr, list<dag> pattern=[]>
3605   : MVE_MI<Oops, !con(loadIops, wbIops), NoItinerary, iname, ops, cstr, pattern> {
3606   bits<4> VQd;
3607   bits<4> Rn;
3608
3609   let Inst{31-22} = 0b1111110010;
3610   let Inst{21} = writeback;
3611   let Inst{20} = load;
3612   let Inst{19-16} = Rn;
3613   let Inst{15-13} = VQd{2-0};
3614   let Inst{12-9} = 0b1111;
3615   let Inst{8-7} = size;
3616   let Inst{6-5} = stage;
3617   let Inst{4-1} = 0b0000;
3618   let Inst{0} = fourregs;
3619
3620   let mayLoad = load;
3621   let mayStore = !eq(load,0);
3622 }
3623
3624 // A parameter class used to encapsulate all the ways the writeback
3625 // variants of VLD20 and friends differ from the non-writeback ones.
3626 class MVE_vldst24_writeback<bit b, dag Oo, dag Io,
3627                             string sy="", string c="", string n=""> {
3628   bit writeback = b;
3629   dag Oops = Oo;
3630   dag Iops = Io;
3631   string syntax = sy;
3632   string cstr = c;
3633   string id_suffix = n;
3634 }
3635
3636 // Another parameter class that encapsulates the differences between VLD2x
3637 // and VLD4x.
3638 class MVE_vldst24_nvecs<int n, list<int> s, bit b, RegisterOperand vl> {
3639   int nvecs = n;
3640   list<int> stages = s;
3641   bit bit0 = b;
3642   RegisterOperand VecList = vl;
3643 }
3644
3645 // A third parameter class that distinguishes VLDnn.8 from .16 from .32.
3646 class MVE_vldst24_lanesize<int i, bits<2> b> {
3647   int lanesize = i;
3648   bits<2> sizebits = b;
3649 }
3650
3651 // A base class for each direction of transfer: one for load, one for
3652 // store. I can't make these a fourth independent parametric tuple
3653 // class, because they have to take the nvecs tuple class as a
3654 // parameter, in order to find the right VecList operand type.
3655
3656 class MVE_vld24_base<MVE_vldst24_nvecs n, bits<2> pat, bits<2> size,
3657                      MVE_vldst24_writeback wb, string iname,
3658                      list<dag> pattern=[]>
3659   : MVE_vldst24_base<wb.writeback, n.bit0, pat, size, 1,
3660                      !con((outs n.VecList:$VQd), wb.Oops),
3661                      (ins n.VecList:$VQdSrc), wb.Iops,
3662                      iname, "$VQd, $Rn" # wb.syntax,
3663                      wb.cstr # ",$VQdSrc = $VQd", pattern>;
3664
3665 class MVE_vst24_base<MVE_vldst24_nvecs n, bits<2> pat, bits<2> size,
3666                      MVE_vldst24_writeback wb, string iname,
3667                      list<dag> pattern=[]>
3668   : MVE_vldst24_base<wb.writeback, n.bit0, pat, size, 0,
3669                      wb.Oops, (ins n.VecList:$VQd), wb.Iops,
3670                      iname, "$VQd, $Rn" # wb.syntax,
3671                      wb.cstr, pattern>;
3672
3673 // Actually define all the interleaving loads and stores, by a series
3674 // of nested foreaches over number of vectors (VLD2/VLD4); stage
3675 // within one of those series (VLDx0/VLDx1/VLDx2/VLDx3); size of
3676 // vector lane; writeback or no writeback.
3677 foreach n = [MVE_vldst24_nvecs<2, [0,1],     0, VecList2Q>,
3678              MVE_vldst24_nvecs<4, [0,1,2,3], 1, VecList4Q>] in
3679 foreach stage = n.stages in
3680 foreach s = [MVE_vldst24_lanesize< 8, 0b00>,
3681              MVE_vldst24_lanesize<16, 0b01>,
3682              MVE_vldst24_lanesize<32, 0b10>] in
3683 foreach wb = [MVE_vldst24_writeback<
3684                 1, (outs rGPR:$wb), (ins t2_nosp_addr_offset_none:$Rn),
3685                 "!", "$Rn.base = $wb", "_wb">,
3686               MVE_vldst24_writeback<0, (outs), (ins t2_addr_offset_none:$Rn)>] in {
3687
3688   // For each case within all of those foreaches, define the actual
3689   // instructions. The def names are made by gluing together pieces
3690   // from all the parameter classes, and will end up being things like
3691   // MVE_VLD20_8 and MVE_VST43_16_wb.
3692
3693   def "MVE_VLD" # n.nvecs # stage # "_" # s.lanesize # wb.id_suffix
3694     : MVE_vld24_base<n, stage, s.sizebits, wb,
3695                      "vld" # n.nvecs # stage # "." # s.lanesize>;
3696
3697   def "MVE_VST" # n.nvecs # stage # "_" # s.lanesize # wb.id_suffix
3698     : MVE_vst24_base<n, stage, s.sizebits, wb,
3699                      "vst" # n.nvecs # stage # "." # s.lanesize>;
3700 }
3701
3702 // end of MVE interleaving load/store
3703
3704 // start of MVE predicable load/store
3705
3706 // A parameter class for the direction of transfer.
3707 class MVE_ldst_direction<bit b, dag Oo, dag Io, string c=""> {
3708   bit load = b;
3709   dag Oops = Oo;
3710   dag Iops = Io;
3711   string cstr = c;
3712 }
3713 def MVE_ld: MVE_ldst_direction<1, (outs MQPR:$Qd), (ins), ",@earlyclobber $Qd">;
3714 def MVE_st: MVE_ldst_direction<0, (outs), (ins MQPR:$Qd)>;
3715
3716 // A parameter class for the size of memory access in a load.
3717 class MVE_memsz<bits<2> e, int s, AddrMode m, string mn, list<string> types> {
3718   bits<2> encoding = e;         // opcode bit(s) for encoding
3719   int shift = s;                // shift applied to immediate load offset
3720   AddrMode AM = m;
3721
3722   // For instruction aliases: define the complete list of type
3723   // suffixes at this size, and the canonical ones for loads and
3724   // stores.
3725   string MnemonicLetter = mn;
3726   int TypeBits = !shl(8, s);
3727   string CanonLoadSuffix = ".u" # TypeBits;
3728   string CanonStoreSuffix = "." # TypeBits;
3729   list<string> suffixes = !foreach(letter, types, "." # letter # TypeBits);
3730 }
3731
3732 // Instances of MVE_memsz.
3733 //
3734 // (memD doesn't need an AddrMode, because those are only for
3735 // contiguous loads, and memD is only used by gather/scatters.)
3736 def MVE_memB: MVE_memsz<0b00, 0, AddrModeT2_i7,   "b", ["", "u", "s"]>;
3737 def MVE_memH: MVE_memsz<0b01, 1, AddrModeT2_i7s2, "h", ["", "u", "s", "f"]>;
3738 def MVE_memW: MVE_memsz<0b10, 2, AddrModeT2_i7s4, "w", ["", "u", "s", "f"]>;
3739 def MVE_memD: MVE_memsz<0b11, 3, ?,               "d", ["", "u", "s", "f"]>;
3740
3741 // This is the base class for all the MVE loads and stores other than
3742 // the interleaving ones. All the non-interleaving loads/stores share
3743 // the characteristic that they operate on just one vector register,
3744 // so they are VPT-predicable.
3745 //
3746 // The predication operand is vpred_n, for both loads and stores. For
3747 // store instructions, the reason is obvious: if there is no output
3748 // register, there can't be a need for an input parameter giving the
3749 // output register's previous value. Load instructions also don't need
3750 // that input parameter, because unlike MVE data processing
3751 // instructions, predicated loads are defined to set the inactive
3752 // lanes of the output register to zero, instead of preserving their
3753 // input values.
3754 class MVE_VLDRSTR_base<MVE_ldst_direction dir, bit U, bit P, bit W, bit opc,
3755                        dag oops, dag iops, string asm, string suffix,
3756                        string ops, string cstr, list<dag> pattern=[]>
3757  : MVE_p<oops, iops, NoItinerary, asm, suffix, ops, vpred_n, cstr, pattern> {
3758   bits<3> Qd;
3759
3760   let Inst{28} = U;
3761   let Inst{25} = 0b0;
3762   let Inst{24} = P;
3763   let Inst{22} = 0b0;
3764   let Inst{21} = W;
3765   let Inst{20} = dir.load;
3766   let Inst{15-13} = Qd{2-0};
3767   let Inst{12} = opc;
3768   let Inst{11-9} = 0b111;
3769
3770   let mayLoad = dir.load;
3771   let mayStore = !eq(dir.load,0);
3772 }
3773
3774 // Contiguous load and store instructions. These come in two main
3775 // categories: same-size loads/stores in which 128 bits of vector
3776 // register is transferred to or from 128 bits of memory in the most
3777 // obvious way, and widening loads / narrowing stores, in which the
3778 // size of memory accessed is less than the size of a vector register,
3779 // so the load instructions sign- or zero-extend each memory value
3780 // into a wider vector lane, and the store instructions truncate
3781 // correspondingly.
3782 //
3783 // The instruction mnemonics for these two classes look reasonably
3784 // similar, but the actual encodings are different enough to need two
3785 // separate base classes.
3786
3787 // Contiguous, same size
3788 class MVE_VLDRSTR_cs<MVE_ldst_direction dir, MVE_memsz memsz, bit P, bit W,
3789                      dag oops, dag iops, string asm, string suffix,
3790                      IndexMode im, string ops, string cstr>
3791   : MVE_VLDRSTR_base<dir, 0, P, W, 1, oops, iops, asm, suffix, ops, cstr> {
3792   bits<12> addr;
3793   let Inst{23} = addr{7};
3794   let Inst{19-16} = addr{11-8};
3795   let Inst{8-7} = memsz.encoding;
3796   let Inst{6-0} = addr{6-0};
3797 }
3798
3799 // Contiguous, widening/narrowing
3800 class MVE_VLDRSTR_cw<MVE_ldst_direction dir, MVE_memsz memsz, bit U,
3801                      bit P, bit W, bits<2> size, dag oops, dag iops,
3802                      string asm, string suffix, IndexMode im,
3803                      string ops, string cstr>
3804   : MVE_VLDRSTR_base<dir, U, P, W, 0, oops, iops, asm, suffix, ops, cstr> {
3805   bits<11> addr;
3806   let Inst{23} = addr{7};
3807   let Inst{19} = memsz.encoding{0}; // enough to tell 16- from 32-bit
3808   let Inst{18-16} = addr{10-8};
3809   let Inst{8-7} = size;
3810   let Inst{6-0} = addr{6-0};
3811
3812   let IM = im;
3813 }
3814
3815 // Multiclass wrapper on each of the _cw and _cs base classes, to
3816 // generate three writeback modes (none, preindex, postindex).
3817
3818 multiclass MVE_VLDRSTR_cw_m<MVE_ldst_direction dir, MVE_memsz memsz,
3819                             string asm, string suffix, bit U, bits<2> size> {
3820   let AM = memsz.AM in {
3821     def "" : MVE_VLDRSTR_cw<
3822         dir, memsz, U, 1, 0, size,
3823         dir.Oops, !con(dir.Iops, (ins taddrmode_imm7<memsz.shift>:$addr)),
3824         asm, suffix, IndexModeNone, "$Qd, $addr", "">;
3825
3826     def _pre : MVE_VLDRSTR_cw<
3827         dir, memsz, U, 1, 1, size,
3828         !con((outs tGPR:$wb), dir.Oops),
3829         !con(dir.Iops, (ins taddrmode_imm7<memsz.shift>:$addr)),
3830         asm, suffix, IndexModePre, "$Qd, $addr!", "$addr.base = $wb"> {
3831       let DecoderMethod = "DecodeMVE_MEM_1_pre<"#memsz.shift#">";
3832     }
3833
3834     def _post : MVE_VLDRSTR_cw<
3835         dir, memsz, U, 0, 1, size,
3836         !con((outs tGPR:$wb), dir.Oops),
3837         !con(dir.Iops, (ins t_addr_offset_none:$Rn,
3838                             t2am_imm7_offset<memsz.shift>:$addr)),
3839         asm, suffix, IndexModePost, "$Qd, $Rn$addr", "$Rn.base = $wb"> {
3840       bits<4> Rn;
3841       let Inst{18-16} = Rn{2-0};
3842     }
3843   }
3844 }
3845
3846 multiclass MVE_VLDRSTR_cs_m<MVE_ldst_direction dir, MVE_memsz memsz,
3847                             string asm, string suffix> {
3848   let AM = memsz.AM in {
3849     def "" : MVE_VLDRSTR_cs<
3850         dir, memsz, 1, 0,
3851         dir.Oops, !con(dir.Iops, (ins t2addrmode_imm7<memsz.shift>:$addr)),
3852         asm, suffix, IndexModeNone, "$Qd, $addr", "">;
3853
3854     def _pre : MVE_VLDRSTR_cs<
3855         dir, memsz, 1, 1,
3856         !con((outs rGPR:$wb), dir.Oops),
3857         !con(dir.Iops, (ins t2addrmode_imm7_pre<memsz.shift>:$addr)),
3858         asm, suffix, IndexModePre, "$Qd, $addr!", "$addr.base = $wb"> {
3859       let DecoderMethod = "DecodeMVE_MEM_2_pre<"#memsz.shift#">";
3860     }
3861
3862     def _post : MVE_VLDRSTR_cs<
3863         dir, memsz, 0, 1,
3864         !con((outs rGPR:$wb), dir.Oops),
3865         // We need an !if here to select the base register class,
3866         // because it's legal to write back to SP in a load of this
3867         // type, but not in a store.
3868         !con(dir.Iops, (ins !if(dir.load, t2_addr_offset_none,
3869                                           t2_nosp_addr_offset_none):$Rn,
3870                             t2am_imm7_offset<memsz.shift>:$addr)),
3871         asm, suffix, IndexModePost, "$Qd, $Rn$addr", "$Rn.base = $wb"> {
3872       bits<4> Rn;
3873       let Inst{19-16} = Rn{3-0};
3874     }
3875   }
3876 }
3877
3878 // Now actually declare all the contiguous load/stores, via those
3879 // multiclasses. The instruction ids coming out of this are the bare
3880 // names shown in the defm, with _pre or _post appended for writeback,
3881 // e.g. MVE_VLDRBS16, MVE_VSTRB16_pre, MVE_VSTRHU16_post.
3882
3883 defm MVE_VLDRBS16: MVE_VLDRSTR_cw_m<MVE_ld, MVE_memB, "vldrb", "s16", 0, 0b01>;
3884 defm MVE_VLDRBS32: MVE_VLDRSTR_cw_m<MVE_ld, MVE_memB, "vldrb", "s32", 0, 0b10>;
3885 defm MVE_VLDRBU16: MVE_VLDRSTR_cw_m<MVE_ld, MVE_memB, "vldrb", "u16", 1, 0b01>;
3886 defm MVE_VLDRBU32: MVE_VLDRSTR_cw_m<MVE_ld, MVE_memB, "vldrb", "u32", 1, 0b10>;
3887 defm MVE_VLDRHS32: MVE_VLDRSTR_cw_m<MVE_ld, MVE_memH, "vldrh", "s32", 0, 0b10>;
3888 defm MVE_VLDRHU32: MVE_VLDRSTR_cw_m<MVE_ld, MVE_memH, "vldrh", "u32", 1, 0b10>;
3889
3890 defm MVE_VLDRBU8:  MVE_VLDRSTR_cs_m<MVE_ld, MVE_memB, "vldrb", "u8">;
3891 defm MVE_VLDRHU16: MVE_VLDRSTR_cs_m<MVE_ld, MVE_memH, "vldrh", "u16">;
3892 defm MVE_VLDRWU32: MVE_VLDRSTR_cs_m<MVE_ld, MVE_memW, "vldrw", "u32">;
3893
3894 defm MVE_VSTRB16:  MVE_VLDRSTR_cw_m<MVE_st, MVE_memB, "vstrb", "16",  0, 0b01>;
3895 defm MVE_VSTRB32:  MVE_VLDRSTR_cw_m<MVE_st, MVE_memB, "vstrb", "32",  0, 0b10>;
3896 defm MVE_VSTRH32:  MVE_VLDRSTR_cw_m<MVE_st, MVE_memH, "vstrh", "32",  0, 0b10>;
3897
3898 defm MVE_VSTRBU8 : MVE_VLDRSTR_cs_m<MVE_st, MVE_memB, "vstrb", "8">;
3899 defm MVE_VSTRHU16: MVE_VLDRSTR_cs_m<MVE_st, MVE_memH, "vstrh", "16">;
3900 defm MVE_VSTRWU32: MVE_VLDRSTR_cs_m<MVE_st, MVE_memW, "vstrw", "32">;
3901
3902 // Gather loads / scatter stores whose address operand is of the form
3903 // [Rn,Qm], i.e. a single GPR as the common base address, plus a
3904 // vector of offset from it. ('Load/store this sequence of elements of
3905 // the same array.')
3906 //
3907 // Like the contiguous family, these loads and stores can widen the
3908 // loaded values / truncate the stored ones, or they can just
3909 // load/store the same size of memory and vector lane. But unlike the
3910 // contiguous family, there's no particular difference in encoding
3911 // between those two cases.
3912 //
3913 // This family also comes with the option to scale the offset values
3914 // in Qm by the size of the loaded memory (i.e. to treat them as array
3915 // indices), or not to scale them (to treat them as plain byte offsets
3916 // in memory, so that perhaps the loaded values are unaligned). The
3917 // scaled instructions' address operand in assembly looks like
3918 // [Rn,Qm,UXTW #2] or similar.
3919
3920 // Base class.
3921 class MVE_VLDRSTR_rq<MVE_ldst_direction dir, MVE_memsz memsz, bit U,
3922                      bits<2> size, bit os, string asm, string suffix, int shift>
3923   : MVE_VLDRSTR_base<dir, U, 0b0, 0b0, 0, dir.Oops,
3924                      !con(dir.Iops, (ins mve_addr_rq_shift<shift>:$addr)),
3925                      asm, suffix, "$Qd, $addr", dir.cstr> {
3926   bits<7> addr;
3927   let Inst{23} = 0b1;
3928   let Inst{19-16} = addr{6-3};
3929   let Inst{8-7} = size;
3930   let Inst{6} = memsz.encoding{1};
3931   let Inst{5} = 0;
3932   let Inst{4} = memsz.encoding{0};
3933   let Inst{3-1} = addr{2-0};
3934   let Inst{0} = os;
3935 }
3936
3937 // Multiclass that defines the scaled and unscaled versions of an
3938 // instruction, when the memory size is wider than a byte. The scaled
3939 // version gets the default name like MVE_VLDRBU16_rq; the unscaled /
3940 // potentially unaligned version gets a "_u" suffix, e.g.
3941 // MVE_VLDRBU16_rq_u.
3942 multiclass MVE_VLDRSTR_rq_w<MVE_ldst_direction dir, MVE_memsz memsz,
3943                             string asm, string suffix, bit U, bits<2> size> {
3944   def _u : MVE_VLDRSTR_rq<dir, memsz, U, size, 0, asm, suffix, 0>;
3945   def "" : MVE_VLDRSTR_rq<dir, memsz, U, size, 1, asm, suffix, memsz.shift>;
3946 }
3947
3948 // Subclass of MVE_VLDRSTR_rq with the same API as that multiclass,
3949 // for use when the memory size is one byte, so there's no 'scaled'
3950 // version of the instruction at all. (This is encoded as if it were
3951 // unscaled, but named in the default way with no _u suffix.)
3952 class MVE_VLDRSTR_rq_b<MVE_ldst_direction dir, MVE_memsz memsz,
3953                        string asm, string suffix, bit U, bits<2> size>
3954   : MVE_VLDRSTR_rq<dir, memsz, U, size, 0, asm, suffix, 0>;
3955
3956 // Actually define all the loads and stores in this family.
3957
3958 def  MVE_VLDRBU8_rq : MVE_VLDRSTR_rq_b<MVE_ld, MVE_memB, "vldrb","u8",  1,0b00>;
3959 def  MVE_VLDRBU16_rq: MVE_VLDRSTR_rq_b<MVE_ld, MVE_memB, "vldrb","u16", 1,0b01>;
3960 def  MVE_VLDRBS16_rq: MVE_VLDRSTR_rq_b<MVE_ld, MVE_memB, "vldrb","s16", 0,0b01>;
3961 def  MVE_VLDRBU32_rq: MVE_VLDRSTR_rq_b<MVE_ld, MVE_memB, "vldrb","u32", 1,0b10>;
3962 def  MVE_VLDRBS32_rq: MVE_VLDRSTR_rq_b<MVE_ld, MVE_memB, "vldrb","s32", 0,0b10>;
3963
3964 defm MVE_VLDRHU16_rq: MVE_VLDRSTR_rq_w<MVE_ld, MVE_memH, "vldrh","u16", 1,0b01>;
3965 defm MVE_VLDRHU32_rq: MVE_VLDRSTR_rq_w<MVE_ld, MVE_memH, "vldrh","u32", 1,0b10>;
3966 defm MVE_VLDRHS32_rq: MVE_VLDRSTR_rq_w<MVE_ld, MVE_memH, "vldrh","s32", 0,0b10>;
3967 defm MVE_VLDRWU32_rq: MVE_VLDRSTR_rq_w<MVE_ld, MVE_memW, "vldrw","u32", 1,0b10>;
3968 defm MVE_VLDRDU64_rq: MVE_VLDRSTR_rq_w<MVE_ld, MVE_memD, "vldrd","u64", 1,0b11>;
3969
3970 def  MVE_VSTRB8_rq  : MVE_VLDRSTR_rq_b<MVE_st, MVE_memB, "vstrb","8",   0,0b00>;
3971 def  MVE_VSTRB16_rq : MVE_VLDRSTR_rq_b<MVE_st, MVE_memB, "vstrb","16",  0,0b01>;
3972 def  MVE_VSTRB32_rq : MVE_VLDRSTR_rq_b<MVE_st, MVE_memB, "vstrb","32",  0,0b10>;
3973
3974 defm MVE_VSTRH16_rq : MVE_VLDRSTR_rq_w<MVE_st, MVE_memH, "vstrh","16",  0,0b01>;
3975 defm MVE_VSTRH32_rq : MVE_VLDRSTR_rq_w<MVE_st, MVE_memH, "vstrh","32",  0,0b10>;
3976 defm MVE_VSTRW32_rq : MVE_VLDRSTR_rq_w<MVE_st, MVE_memW, "vstrw","32",  0,0b10>;
3977 defm MVE_VSTRD64_rq : MVE_VLDRSTR_rq_w<MVE_st, MVE_memD, "vstrd","64",  0,0b11>;
3978
3979 // Gather loads / scatter stores whose address operand is of the form
3980 // [Qm,#imm], i.e. a vector containing a full base address for each
3981 // loaded item, plus an immediate offset applied consistently to all
3982 // of them. ('Load/store the same field from this vector of pointers
3983 // to a structure type.')
3984 //
3985 // This family requires the vector lane size to be at least 32 bits
3986 // (so there's room for an address in each lane at all). It has no
3987 // widening/narrowing variants. But it does support preindex
3988 // writeback, in which the address vector is updated to hold the
3989 // addresses actually loaded from.
3990
3991 // Base class.
3992 class MVE_VLDRSTR_qi<MVE_ldst_direction dir, MVE_memsz memsz, bit W, dag wbops,
3993                      string asm, string wbAsm, string suffix, string cstr = "">
3994   : MVE_VLDRSTR_base<dir, 1, 1, W, 1, !con(wbops, dir.Oops),
3995                      !con(dir.Iops, (ins mve_addr_q_shift<memsz.shift>:$addr)),
3996                      asm, suffix, "$Qd, $addr" # wbAsm, cstr # dir.cstr> {
3997   bits<11> addr;
3998   let Inst{23} = addr{7};
3999   let Inst{19-17} = addr{10-8};
4000   let Inst{16} = 0;
4001   let Inst{8} = memsz.encoding{0}; // enough to distinguish 32- from 64-bit
4002   let Inst{7} = 0;
4003   let Inst{6-0} = addr{6-0};
4004 }
4005
4006 // Multiclass that generates the non-writeback and writeback variants.
4007 multiclass MVE_VLDRSTR_qi_m<MVE_ldst_direction dir, MVE_memsz memsz,
4008                             string asm, string suffix> {
4009   def ""   : MVE_VLDRSTR_qi<dir, memsz, 0, (outs),          asm, "",  suffix>;
4010   def _pre : MVE_VLDRSTR_qi<dir, memsz, 1, (outs MQPR:$wb), asm, "!", suffix,
4011                             "$addr.base = $wb"> {
4012     let DecoderMethod="DecodeMVE_MEM_3_pre<"#memsz.shift#">";
4013   }
4014 }
4015
4016 // Actual instruction definitions.
4017 defm MVE_VLDRWU32_qi: MVE_VLDRSTR_qi_m<MVE_ld, MVE_memW, "vldrw", "u32">;
4018 defm MVE_VLDRDU64_qi: MVE_VLDRSTR_qi_m<MVE_ld, MVE_memD, "vldrd", "u64">;
4019 defm MVE_VSTRW32_qi:  MVE_VLDRSTR_qi_m<MVE_st, MVE_memW, "vstrw", "32">;
4020 defm MVE_VSTRD64_qi:  MVE_VLDRSTR_qi_m<MVE_st, MVE_memD, "vstrd", "64">;
4021
4022 // Define aliases for all the instructions where memory size and
4023 // vector lane size are the same. These are mnemonic aliases, so they
4024 // apply consistently across all of the above families - contiguous
4025 // loads, and both the rq and qi types of gather/scatter.
4026 //
4027 // Rationale: As long as you're loading (for example) 16-bit memory
4028 // values into 16-bit vector lanes, you can think of them as signed or
4029 // unsigned integers, fp16 or just raw 16-bit blobs and it makes no
4030 // difference. So we permit all of vldrh.16, vldrh.u16, vldrh.s16,
4031 // vldrh.f16 and treat them all as equivalent to the canonical
4032 // spelling (which happens to be .u16 for loads, and just .16 for
4033 // stores).
4034
4035 foreach vpt_cond = ["", "t", "e"] in
4036 foreach memsz = [MVE_memB, MVE_memH, MVE_memW, MVE_memD] in
4037 foreach suffix = memsz.suffixes in {
4038
4039   // These foreaches are conceptually ifs, implemented by iterating a
4040   // dummy variable over a list with 0 or 1 elements depending on the
4041   // condition. The idea is to iterate over _nearly_ all the suffixes
4042   // in memsz.suffixes, but omit the one we want all the others to alias.
4043
4044   foreach _ = !if(!ne(suffix, memsz.CanonLoadSuffix), [1], []<int>) in
4045   def : MnemonicAlias<
4046     "vldr" # memsz.MnemonicLetter # vpt_cond # suffix,
4047     "vldr" # memsz.MnemonicLetter # vpt_cond # memsz.CanonLoadSuffix>;
4048
4049   foreach _ = !if(!ne(suffix, memsz.CanonStoreSuffix), [1], []<int>) in
4050   def : MnemonicAlias<
4051     "vstr" # memsz.MnemonicLetter # vpt_cond # suffix,
4052     "vstr" # memsz.MnemonicLetter # vpt_cond # memsz.CanonStoreSuffix>;
4053 }
4054
4055 // end of MVE predicable load/store
4056
4057 class MVE_VPT<string suffix, bits<2> size, dag iops, string asm, list<dag> pattern=[]>
4058   : MVE_MI<(outs ), iops, NoItinerary, !strconcat("vpt", "${Mk}", ".", suffix), asm, "", pattern> {
4059   bits<3> fc;
4060   bits<4> Mk;
4061   bits<3> Qn;
4062
4063   let Inst{31-23} = 0b111111100;
4064   let Inst{22} = Mk{3};
4065   let Inst{21-20} = size;
4066   let Inst{19-17} = Qn{2-0};
4067   let Inst{16} = 0b1;
4068   let Inst{15-13} = Mk{2-0};
4069   let Inst{12} = fc{2};
4070   let Inst{11-8} = 0b1111;
4071   let Inst{7} = fc{0};
4072   let Inst{4} = 0b0;
4073
4074   let Defs = [VPR, P0];
4075 }
4076
4077 class MVE_VPTt1<string suffix, bits<2> size, dag iops>
4078   : MVE_VPT<suffix, size, iops, "$fc, $Qn, $Qm"> {
4079   bits<4> Qm;
4080   bits<4> Mk;
4081
4082   let Inst{6} = 0b0;
4083   let Inst{5} = Qm{3};
4084   let Inst{3-1} = Qm{2-0};
4085   let Inst{0} = fc{1};
4086 }
4087
4088 class MVE_VPTt1i<string suffix, bits<2> size>
4089  : MVE_VPTt1<suffix, size,
4090            (ins vpt_mask:$Mk, pred_basic_i:$fc, MQPR:$Qn, MQPR:$Qm)> {
4091   let Inst{12} = 0b0;
4092   let Inst{0} = 0b0;
4093 }
4094
4095 def MVE_VPTv4i32 : MVE_VPTt1i<"i32", 0b10>;
4096 def MVE_VPTv8i16 : MVE_VPTt1i<"i16", 0b01>;
4097 def MVE_VPTv16i8 : MVE_VPTt1i<"i8", 0b00>;
4098
4099 class MVE_VPTt1u<string suffix, bits<2> size>
4100  : MVE_VPTt1<suffix, size,
4101            (ins vpt_mask:$Mk, pred_basic_u:$fc, MQPR:$Qn, MQPR:$Qm)> {
4102   let Inst{12} = 0b0;
4103   let Inst{0} = 0b1;
4104 }
4105
4106 def MVE_VPTv4u32 : MVE_VPTt1u<"u32", 0b10>;
4107 def MVE_VPTv8u16 : MVE_VPTt1u<"u16", 0b01>;
4108 def MVE_VPTv16u8 : MVE_VPTt1u<"u8", 0b00>;
4109
4110 class MVE_VPTt1s<string suffix, bits<2> size>
4111  : MVE_VPTt1<suffix, size,
4112            (ins vpt_mask:$Mk, pred_basic_s:$fc, MQPR:$Qn, MQPR:$Qm)> {
4113   let Inst{12} = 0b1;
4114 }
4115
4116 def MVE_VPTv4s32 : MVE_VPTt1s<"s32", 0b10>;
4117 def MVE_VPTv8s16 : MVE_VPTt1s<"s16", 0b01>;
4118 def MVE_VPTv16s8 : MVE_VPTt1s<"s8", 0b00>;
4119
4120 class MVE_VPTt2<string suffix, bits<2> size, dag iops>
4121   : MVE_VPT<suffix, size, iops,
4122           "$fc, $Qn, $Rm"> {
4123   bits<4> Rm;
4124   bits<3> fc;
4125   bits<4> Mk;
4126
4127   let Inst{6} = 0b1;
4128   let Inst{5} = fc{1};
4129   let Inst{3-0} = Rm{3-0};
4130 }
4131
4132 class MVE_VPTt2i<string suffix, bits<2> size>
4133   : MVE_VPTt2<suffix, size,
4134             (ins vpt_mask:$Mk, pred_basic_i:$fc, MQPR:$Qn, GPRwithZR:$Rm)> {
4135   let Inst{12} = 0b0;
4136   let Inst{5} = 0b0;
4137 }
4138
4139 def MVE_VPTv4i32r : MVE_VPTt2i<"i32", 0b10>;
4140 def MVE_VPTv8i16r : MVE_VPTt2i<"i16", 0b01>;
4141 def MVE_VPTv16i8r : MVE_VPTt2i<"i8", 0b00>;
4142
4143 class MVE_VPTt2u<string suffix, bits<2> size>
4144   : MVE_VPTt2<suffix, size,
4145             (ins vpt_mask:$Mk, pred_basic_u:$fc, MQPR:$Qn, GPRwithZR:$Rm)> {
4146   let Inst{12} = 0b0;
4147   let Inst{5} = 0b1;
4148 }
4149
4150 def MVE_VPTv4u32r : MVE_VPTt2u<"u32", 0b10>;
4151 def MVE_VPTv8u16r : MVE_VPTt2u<"u16", 0b01>;
4152 def MVE_VPTv16u8r : MVE_VPTt2u<"u8", 0b00>;
4153
4154 class MVE_VPTt2s<string suffix, bits<2> size>
4155   : MVE_VPTt2<suffix, size,
4156             (ins vpt_mask:$Mk, pred_basic_s:$fc, MQPR:$Qn, GPRwithZR:$Rm)> {
4157   let Inst{12} = 0b1;
4158 }
4159
4160 def MVE_VPTv4s32r : MVE_VPTt2s<"s32", 0b10>;
4161 def MVE_VPTv8s16r : MVE_VPTt2s<"s16", 0b01>;
4162 def MVE_VPTv16s8r : MVE_VPTt2s<"s8", 0b00>;
4163
4164
4165 class MVE_VPTf<string suffix, bit size, dag iops, string asm, list<dag> pattern=[]>
4166   : MVE_MI<(outs ), iops, NoItinerary, !strconcat("vpt", "${Mk}", ".", suffix), asm,
4167             "", pattern> {
4168   bits<3> fc;
4169   bits<4> Mk;
4170   bits<3> Qn;
4171
4172   let Inst{31-29} = 0b111;
4173   let Inst{28} = size;
4174   let Inst{27-23} = 0b11100;
4175   let Inst{22} = Mk{3};
4176   let Inst{21-20} = 0b11;
4177   let Inst{19-17} = Qn{2-0};
4178   let Inst{16} = 0b1;
4179   let Inst{15-13} = Mk{2-0};
4180   let Inst{12} = fc{2};
4181   let Inst{11-8} = 0b1111;
4182   let Inst{7} = fc{0};
4183   let Inst{4} = 0b0;
4184
4185   let Defs = [P0];
4186   let Predicates = [HasMVEFloat];
4187 }
4188
4189 class MVE_VPTft1<string suffix, bit size>
4190   : MVE_VPTf<suffix, size, (ins vpt_mask:$Mk, pred_basic_fp:$fc, MQPR:$Qn, MQPR:$Qm),
4191           "$fc, $Qn, $Qm"> {
4192   bits<3> fc;
4193   bits<4> Qm;
4194
4195   let Inst{6} = 0b0;
4196   let Inst{5} = Qm{3};
4197   let Inst{3-1} = Qm{2-0};
4198   let Inst{0} = fc{1};
4199 }
4200
4201 def MVE_VPTv4f32         : MVE_VPTft1<"f32", 0b0>;
4202 def MVE_VPTv8f16         : MVE_VPTft1<"f16", 0b1>;
4203
4204 class MVE_VPTft2<string suffix, bit size>
4205   : MVE_VPTf<suffix, size, (ins vpt_mask:$Mk, pred_basic_fp:$fc, MQPR:$Qn, GPRwithZR:$Rm),
4206           "$fc, $Qn, $Rm"> {
4207   bits<3> fc;
4208   bits<4> Rm;
4209
4210   let Inst{6} = 0b1;
4211   let Inst{5} = fc{1};
4212   let Inst{3-0} = Rm{3-0};
4213 }
4214
4215 def MVE_VPTv4f32r        : MVE_VPTft2<"f32", 0b0>;
4216 def MVE_VPTv8f16r        : MVE_VPTft2<"f16", 0b1>;
4217
4218 def MVE_VPST : MVE_MI<(outs ), (ins vpt_mask:$Mk), NoItinerary,
4219        !strconcat("vpst", "${Mk}"), "", "", []> {
4220   bits<4> Mk;
4221
4222   let Inst{31-23} = 0b111111100;
4223   let Inst{22} = Mk{3};
4224   let Inst{21-16} = 0b110001;
4225   let Inst{15-13} = Mk{2-0};
4226   let Inst{12-0} = 0b0111101001101;
4227   let Unpredictable{12} = 0b1;
4228   let Unpredictable{7} = 0b1;
4229   let Unpredictable{5} = 0b1;
4230
4231   let Defs = [P0];
4232 }
4233
4234 def MVE_VPSEL : MVE_p<(outs MQPR:$Qd), (ins MQPR:$Qn, MQPR:$Qm), NoItinerary,
4235                       "vpsel", "", "$Qd, $Qn, $Qm", vpred_n, "", []> {
4236   bits<4> Qn;
4237   bits<4> Qd;
4238   bits<4> Qm;
4239
4240   let Inst{28} = 0b1;
4241   let Inst{25-23} = 0b100;
4242   let Inst{22} = Qd{3};
4243   let Inst{21-20} = 0b11;
4244   let Inst{19-17} = Qn{2-0};
4245   let Inst{16} = 0b1;
4246   let Inst{15-13} = Qd{2-0};
4247   let Inst{12-9} = 0b0111;
4248   let Inst{8} = 0b1;
4249   let Inst{7} = Qn{3};
4250   let Inst{6} = 0b0;
4251   let Inst{5} = Qm{3};
4252   let Inst{4} = 0b0;
4253   let Inst{3-1} = Qm{2-0};
4254   let Inst{0} = 0b1;
4255 }
4256
4257 foreach suffix = ["s8", "s16", "s32", "u8", "u16", "u32",
4258                   "i8", "i16", "i32",       "f16", "f32"] in
4259 def : MVEInstAlias<"vpsel${vp}." # suffix # "\t$Qd, $Qn, $Qm",
4260                    (MVE_VPSEL MQPR:$Qd, MQPR:$Qn, MQPR:$Qm, vpred_n:$vp)>;
4261
4262 def MVE_VPNOT : MVE_p<(outs), (ins), NoItinerary,
4263                       "vpnot", "", "", vpred_n, "", []> {
4264   let Inst{31-0} = 0b11111110001100010000111101001101;
4265   let Unpredictable{19-17} = 0b111;
4266   let Unpredictable{12} = 0b1;
4267   let Unpredictable{7} = 0b1;
4268   let Unpredictable{5} = 0b1;
4269   let Defs = [P0];
4270   let Uses = [P0];
4271
4272   let Constraints = "";
4273 }
4274
4275 class MVE_loltp_start<dag iops, string asm, string ops, bits<2> size>
4276   : t2LOL<(outs GPRlr:$LR), iops, asm, ops> {
4277   bits<4> Rn;
4278   let Predicates = [HasMVEInt];
4279   let Inst{22} = 0b0;
4280   let Inst{21-20} = size;
4281   let Inst{19-16} = Rn{3-0};
4282   let Inst{12} = 0b0;
4283 }
4284
4285 class MVE_DLSTP<string asm, bits<2> size>
4286   : MVE_loltp_start<(ins rGPR:$Rn), asm, "$LR, $Rn", size> {
4287   let Inst{13} = 0b1;
4288   let Inst{11-1} = 0b00000000000;
4289   let Unpredictable{10-1} = 0b1111111111;
4290 }
4291
4292 class MVE_WLSTP<string asm, bits<2> size>
4293   : MVE_loltp_start<(ins rGPR:$Rn, wlslabel_u11:$label),
4294                     asm, "$LR, $Rn, $label", size> {
4295   bits<11> label;
4296   let Inst{13} = 0b0;
4297   let Inst{11} = label{0};
4298   let Inst{10-1} = label{10-1};
4299 }
4300
4301 def MVE_DLSTP_8  : MVE_DLSTP<"dlstp.8",  0b00>;
4302 def MVE_DLSTP_16 : MVE_DLSTP<"dlstp.16", 0b01>;
4303 def MVE_DLSTP_32 : MVE_DLSTP<"dlstp.32", 0b10>;
4304 def MVE_DLSTP_64 : MVE_DLSTP<"dlstp.64", 0b11>;
4305
4306 def MVE_WLSTP_8  : MVE_WLSTP<"wlstp.8",  0b00>;
4307 def MVE_WLSTP_16 : MVE_WLSTP<"wlstp.16", 0b01>;
4308 def MVE_WLSTP_32 : MVE_WLSTP<"wlstp.32", 0b10>;
4309 def MVE_WLSTP_64 : MVE_WLSTP<"wlstp.64", 0b11>;
4310
4311 class MVE_loltp_end<dag oops, dag iops, string asm, string ops>
4312   : t2LOL<oops, iops, asm, ops> {
4313   let Predicates = [HasMVEInt];
4314   let Inst{22-21} = 0b00;
4315   let Inst{19-16} = 0b1111;
4316   let Inst{12} = 0b0;
4317 }
4318
4319 def MVE_LETP : MVE_loltp_end<(outs GPRlr:$LRout),
4320                              (ins GPRlr:$LRin, lelabel_u11:$label),
4321                              "letp", "$LRin, $label"> {
4322   bits<11> label;
4323   let Inst{20} = 0b1;
4324   let Inst{13} = 0b0;
4325   let Inst{11} = label{0};
4326   let Inst{10-1} = label{10-1};
4327 }
4328
4329 def MVE_LCTP : MVE_loltp_end<(outs), (ins pred:$p), "lctp${p}", ""> {
4330   let Inst{20} = 0b0;
4331   let Inst{13} = 0b1;
4332   let Inst{11-1} = 0b00000000000;
4333   let Unpredictable{21-20} = 0b11;
4334   let Unpredictable{11-1} = 0b11111111111;
4335 }
4336
4337
4338 //===----------------------------------------------------------------------===//
4339 // Patterns
4340 //===----------------------------------------------------------------------===//
4341
4342 class MVE_unpred_vector_store_typed<ValueType Ty, Instruction RegImmInst,
4343                                     PatFrag StoreKind, int shift>
4344       : Pat<(StoreKind (Ty MQPR:$val), t2addrmode_imm7<shift>:$addr),
4345            (RegImmInst (Ty MQPR:$val), t2addrmode_imm7<shift>:$addr)>;
4346
4347 multiclass MVE_unpred_vector_store<Instruction RegImmInst, PatFrag StoreKind,
4348                                    int shift> {
4349   def : MVE_unpred_vector_store_typed<v16i8, RegImmInst, StoreKind, shift>;
4350   def : MVE_unpred_vector_store_typed<v8i16, RegImmInst, StoreKind, shift>;
4351   def : MVE_unpred_vector_store_typed<v8f16, RegImmInst, StoreKind, shift>;
4352   def : MVE_unpred_vector_store_typed<v4i32, RegImmInst, StoreKind, shift>;
4353   def : MVE_unpred_vector_store_typed<v4f32, RegImmInst, StoreKind, shift>;
4354   def : MVE_unpred_vector_store_typed<v2i64, RegImmInst, StoreKind, shift>;
4355   def : MVE_unpred_vector_store_typed<v2f64, RegImmInst, StoreKind, shift>;
4356 }
4357
4358 class MVE_unpred_vector_load_typed<ValueType Ty, Instruction RegImmInst,
4359                                    PatFrag LoadKind, int shift>
4360       : Pat<(Ty (LoadKind t2addrmode_imm7<shift>:$addr)),
4361           (Ty (RegImmInst t2addrmode_imm7<shift>:$addr))>;
4362
4363 multiclass MVE_unpred_vector_load<Instruction RegImmInst, PatFrag LoadKind,
4364                                   int shift> {
4365   def : MVE_unpred_vector_load_typed<v16i8, RegImmInst, LoadKind, shift>;
4366   def : MVE_unpred_vector_load_typed<v8i16, RegImmInst, LoadKind, shift>;
4367   def : MVE_unpred_vector_load_typed<v8f16, RegImmInst, LoadKind, shift>;
4368   def : MVE_unpred_vector_load_typed<v4i32, RegImmInst, LoadKind, shift>;
4369   def : MVE_unpred_vector_load_typed<v4f32, RegImmInst, LoadKind, shift>;
4370   def : MVE_unpred_vector_load_typed<v2i64, RegImmInst, LoadKind, shift>;
4371   def : MVE_unpred_vector_load_typed<v2f64, RegImmInst, LoadKind, shift>;
4372 }
4373
4374 let Predicates = [HasMVEInt, IsLE] in {
4375   defm : MVE_unpred_vector_store<MVE_VSTRBU8, byte_alignedstore, 0>;
4376   defm : MVE_unpred_vector_store<MVE_VSTRHU16, hword_alignedstore, 1>;
4377   defm : MVE_unpred_vector_store<MVE_VSTRWU32, alignedstore32, 2>;
4378
4379   defm : MVE_unpred_vector_load<MVE_VLDRBU8, byte_alignedload, 0>;
4380   defm : MVE_unpred_vector_load<MVE_VLDRHU16, hword_alignedload, 1>;
4381   defm : MVE_unpred_vector_load<MVE_VLDRWU32, alignedload32, 2>;
4382
4383   def  : Pat<(v16i1 (load t2addrmode_imm7<2>:$addr)),
4384              (v16i1 (VLDR_P0_off t2addrmode_imm7<2>:$addr))>;
4385   def  : Pat<(v8i1 (load t2addrmode_imm7<2>:$addr)),
4386              (v8i1 (VLDR_P0_off t2addrmode_imm7<2>:$addr))>;
4387   def  : Pat<(v4i1 (load t2addrmode_imm7<2>:$addr)),
4388              (v4i1 (VLDR_P0_off t2addrmode_imm7<2>:$addr))>;
4389 }
4390
4391 let Predicates = [HasMVEInt, IsBE] in {
4392   def : MVE_unpred_vector_store_typed<v16i8, MVE_VSTRBU8, store, 0>;
4393   def : MVE_unpred_vector_store_typed<v8i16, MVE_VSTRHU16, alignedstore16, 1>;
4394   def : MVE_unpred_vector_store_typed<v8f16, MVE_VSTRHU16, alignedstore16, 1>;
4395   def : MVE_unpred_vector_store_typed<v4i32, MVE_VSTRWU32, alignedstore32, 2>;
4396   def : MVE_unpred_vector_store_typed<v4f32, MVE_VSTRWU32, alignedstore32, 2>;
4397
4398   def : MVE_unpred_vector_load_typed<v16i8, MVE_VLDRBU8, load, 0>;
4399   def : MVE_unpred_vector_load_typed<v8i16, MVE_VLDRHU16, alignedload16, 1>;
4400   def : MVE_unpred_vector_load_typed<v8f16, MVE_VLDRHU16, alignedload16, 1>;
4401   def : MVE_unpred_vector_load_typed<v4i32, MVE_VLDRWU32, alignedload32, 2>;
4402   def : MVE_unpred_vector_load_typed<v4f32, MVE_VLDRWU32, alignedload32, 2>;
4403 }
4404
4405
4406 // Widening/Narrowing Loads/Stores
4407
4408 let Predicates = [HasMVEInt] in {
4409   def : Pat<(truncstorevi8  (v8i16 MQPR:$val), t2addrmode_imm7<1>:$addr),
4410              (MVE_VSTRB16 MQPR:$val, t2addrmode_imm7<1>:$addr)>;
4411   def : Pat<(truncstorevi8  (v4i32 MQPR:$val), t2addrmode_imm7<1>:$addr),
4412              (MVE_VSTRB32 MQPR:$val, t2addrmode_imm7<1>:$addr)>;
4413   def : Pat<(truncstorevi16 (v4i32 MQPR:$val), t2addrmode_imm7<2>:$addr),
4414              (MVE_VSTRH32 MQPR:$val, t2addrmode_imm7<2>:$addr)>;
4415 }
4416
4417 multiclass MVEExtLoad<string DestLanes, string DestElemBits,
4418                       string SrcElemBits, string SrcElemType,
4419                       Operand am> {
4420   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # "i" # DestElemBits)
4421                    (!cast<PatFrag>("extloadvi"  # SrcElemBits) am:$addr)),
4422                  (!cast<Instruction>("MVE_VLDR" # SrcElemType # "U" # DestElemBits)
4423                    am:$addr)>;
4424   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # "i" # DestElemBits)
4425                    (!cast<PatFrag>("zextloadvi"  # SrcElemBits) am:$addr)),
4426                  (!cast<Instruction>("MVE_VLDR" # SrcElemType # "U" # DestElemBits)
4427                    am:$addr)>;
4428   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # "i" # DestElemBits)
4429                    (!cast<PatFrag>("sextloadvi"  # SrcElemBits) am:$addr)),
4430                  (!cast<Instruction>("MVE_VLDR" # SrcElemType # "S" # DestElemBits)
4431                    am:$addr)>;
4432 }
4433
4434 let Predicates = [HasMVEInt] in {
4435   defm : MVEExtLoad<"4", "32", "8",  "B", t2addrmode_imm7<1>>;
4436   defm : MVEExtLoad<"8", "16", "8",  "B", t2addrmode_imm7<1>>;
4437   defm : MVEExtLoad<"4", "32", "16", "H", t2addrmode_imm7<2>>;
4438 }
4439
4440
4441 // Bit convert patterns
4442
4443 let Predicates = [HasMVEInt] in {
4444   def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
4445   def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
4446
4447   def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
4448   def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
4449
4450   def : Pat<(v8i16 (bitconvert (v8f16 QPR:$src))), (v8i16  QPR:$src)>;
4451   def : Pat<(v8f16 (bitconvert (v8i16 QPR:$src))), (v8f16  QPR:$src)>;
4452 }
4453
4454 let Predicates = [IsLE,HasMVEInt] in {
4455   def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
4456   def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
4457   def : Pat<(v2f64 (bitconvert (v8f16 QPR:$src))), (v2f64 QPR:$src)>;
4458   def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
4459   def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
4460
4461   def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
4462   def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
4463   def : Pat<(v2i64 (bitconvert (v8f16 QPR:$src))), (v2i64 QPR:$src)>;
4464   def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
4465   def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
4466
4467   def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
4468   def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
4469   def : Pat<(v4f32 (bitconvert (v8f16 QPR:$src))), (v4f32 QPR:$src)>;
4470   def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
4471   def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
4472
4473   def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
4474   def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
4475   def : Pat<(v4i32 (bitconvert (v8f16 QPR:$src))), (v4i32 QPR:$src)>;
4476   def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
4477   def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
4478
4479   def : Pat<(v8f16 (bitconvert (v2f64 QPR:$src))), (v8f16 QPR:$src)>;
4480   def : Pat<(v8f16 (bitconvert (v2i64 QPR:$src))), (v8f16 QPR:$src)>;
4481   def : Pat<(v8f16 (bitconvert (v4f32 QPR:$src))), (v8f16 QPR:$src)>;
4482   def : Pat<(v8f16 (bitconvert (v4i32 QPR:$src))), (v8f16 QPR:$src)>;
4483   def : Pat<(v8f16 (bitconvert (v16i8 QPR:$src))), (v8f16 QPR:$src)>;
4484
4485   def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
4486   def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
4487   def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
4488   def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
4489   def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
4490
4491   def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
4492   def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
4493   def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
4494   def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
4495   def : Pat<(v16i8 (bitconvert (v8f16 QPR:$src))), (v16i8 QPR:$src)>;
4496   def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
4497 }