arch/blackfin/Kconfig

   1 config SYMBOL_PREFIX
   2         string
   3         default "_"
   4
   5 config MMU
   6         def_bool n
   7
   8 config FPU
   9         def_bool n
  10
  11 config RWSEM_GENERIC_SPINLOCK
  12         def_bool y
  13
  14 config RWSEM_XCHGADD_ALGORITHM
  15         def_bool n
  16
  17 config BLACKFIN
  18         def_bool y
  19         select HAVE_ARCH_KGDB
  20         select HAVE_ARCH_TRACEHOOK
  21         select HAVE_DYNAMIC_FTRACE
  22         select HAVE_FTRACE_MCOUNT_RECORD
  23         select HAVE_FUNCTION_GRAPH_TRACER
  24         select HAVE_FUNCTION_TRACER
  25         select HAVE_FUNCTION_TRACE_MCOUNT_TEST
  26         select HAVE_IDE
  27         select HAVE_IRQ_WORK
  28         select HAVE_KERNEL_GZIP if RAMKERNEL
  29         select HAVE_KERNEL_BZIP2 if RAMKERNEL
  30         select HAVE_KERNEL_LZMA if RAMKERNEL
  31         select HAVE_KERNEL_LZO if RAMKERNEL
  32         select HAVE_OPROFILE
  33         select HAVE_PERF_EVENTS
  34         select ARCH_WANT_OPTIONAL_GPIOLIB
  35         select HAVE_GENERIC_HARDIRQS
  36         select GENERIC_ATOMIC64
  37         select GENERIC_IRQ_PROBE
  38         select IRQ_PER_CPU if SMP
  39
  40 config GENERIC_CSUM
  41         def_bool y
  42
  43 config GENERIC_BUG
  44         def_bool y
  45         depends on BUG
  46
  47 config ZONE_DMA
  48         def_bool y
  49
  50 config GENERIC_FIND_NEXT_BIT
  51         def_bool y
  52
  53 config GENERIC_GPIO
  54         def_bool y
  55
  56 config FORCE_MAX_ZONEORDER
  57         int
  58         default "14"
  59
  60 config GENERIC_CALIBRATE_DELAY
  61         def_bool y
  62
  63 config LOCKDEP_SUPPORT
  64         def_bool y
  65
  66 config STACKTRACE_SUPPORT
  67         def_bool y
  68
  69 config TRACE_IRQFLAGS_SUPPORT
  70         def_bool y
  71
  72 source "init/Kconfig"
  73
  74 source "kernel/Kconfig.preempt"
  75
  76 source "kernel/Kconfig.freezer"
  77
  78 menu "Blackfin Processor Options"
  79
  80 comment "Processor and Board Settings"
  81
  82 choice
  83         prompt "CPU"
  84         default BF533
  85
  86 config BF512
  87         bool "BF512"
  88         help
  89           BF512 Processor Support.
  90
  91 config BF514
  92         bool "BF514"
  93         help
  94           BF514 Processor Support.
  95
  96 config BF516
  97         bool "BF516"
  98         help
  99           BF516 Processor Support.
 100
 101 config BF518
 102         bool "BF518"
 103         help
 104           BF518 Processor Support.
 105
 106 config BF522
 107         bool "BF522"
 108         help
 109           BF522 Processor Support.
 110
 111 config BF523
 112         bool "BF523"
 113         help
 114           BF523 Processor Support.
 115
 116 config BF524
 117         bool "BF524"
 118         help
 119           BF524 Processor Support.
 120
 121 config BF525
 122         bool "BF525"
 123         help
 124           BF525 Processor Support.
 125
 126 config BF526
 127         bool "BF526"
 128         help
 129           BF526 Processor Support.
 130
 131 config BF527
 132         bool "BF527"
 133         help
 134           BF527 Processor Support.
 135
 136 config BF531
 137         bool "BF531"
 138         help
 139           BF531 Processor Support.
 140
 141 config BF532
 142         bool "BF532"
 143         help
 144           BF532 Processor Support.
 145
 146 config BF533
 147         bool "BF533"
 148         help
 149           BF533 Processor Support.
 150
 151 config BF534
 152         bool "BF534"
 153         help
 154           BF534 Processor Support.
 155
 156 config BF536
 157         bool "BF536"
 158         help
 159           BF536 Processor Support.
 160
 161 config BF537
 162         bool "BF537"
 163         help
 164           BF537 Processor Support.
 165
 166 config BF538
 167         bool "BF538"
 168         help
 169           BF538 Processor Support.
 170
 171 config BF539
 172         bool "BF539"
 173         help
 174           BF539 Processor Support.
 175
 176 config BF542_std
 177         bool "BF542"
 178         help
 179           BF542 Processor Support.
 180
 181 config BF542M
 182         bool "BF542m"
 183         help
 184           BF542 Processor Support.
 185
 186 config BF544_std
 187         bool "BF544"
 188         help
 189           BF544 Processor Support.
 190
 191 config BF544M
 192         bool "BF544m"
 193         help
 194           BF544 Processor Support.
 195
 196 config BF547_std
 197         bool "BF547"
 198         help
 199           BF547 Processor Support.
 200
 201 config BF547M
 202         bool "BF547m"
 203         help
 204           BF547 Processor Support.
 205
 206 config BF548_std
 207         bool "BF548"
 208         help
 209           BF548 Processor Support.
 210
 211 config BF548M
 212         bool "BF548m"
 213         help
 214           BF548 Processor Support.
 215
 216 config BF549_std
 217         bool "BF549"
 218         help
 219           BF549 Processor Support.
 220
 221 config BF549M
 222         bool "BF549m"
 223         help
 224           BF549 Processor Support.
 225
 226 config BF561
 227         bool "BF561"
 228         help
 229           BF561 Processor Support.
 230
 231 endchoice
 232
 233 config SMP
 234         depends on BF561
 235         select TICKSOURCE_CORETMR
 236         bool "Symmetric multi-processing support"
 237         ---help---
 238           This enables support for systems with more than one CPU,
 239           like the dual core BF561. If you have a system with only one
 240           CPU, say N. If you have a system with more than one CPU, say Y.
 241
 242           If you don't know what to do here, say N.
 243
 244 config NR_CPUS
 245         int
 246         depends on SMP
 247         default 2 if BF561
 248
 249 config HOTPLUG_CPU
 250         bool "Support for hot-pluggable CPUs"
 251         depends on SMP && HOTPLUG
 252         default y
 253
 254 config HAVE_LEGACY_PER_CPU_AREA
 255         def_bool y
 256         depends on SMP
 257
 258 config BF_REV_MIN
 259         int
 260         default 0 if (BF51x || BF52x || (BF54x && !BF54xM))
 261         default 2 if (BF537 || BF536 || BF534)
 262         default 3 if (BF561 || BF533 || BF532 || BF531 || BF54xM)
 263         default 4 if (BF538 || BF539)
 264
 265 config BF_REV_MAX
 266         int
 267         default 2 if (BF51x || BF52x || (BF54x && !BF54xM))
 268         default 3 if (BF537 || BF536 || BF534 || BF54xM)
 269         default 5 if (BF561 || BF538 || BF539)
 270         default 6 if (BF533 || BF532 || BF531)
 271
 272 choice
 273         prompt "Silicon Rev"
 274         default BF_REV_0_0 if (BF51x || BF52x)
 275         default BF_REV_0_2 if (BF534 || BF536 || BF537 || (BF54x && !BF54xM))
 276         default BF_REV_0_3 if (BF531 || BF532 || BF533 || BF54xM || BF561)
 277
 278 config BF_REV_0_0
 279         bool "0.0"
 280         depends on (BF51x || BF52x || (BF54x && !BF54xM))
 281
 282 config BF_REV_0_1
 283         bool "0.1"
 284         depends on (BF51x || BF52x || (BF54x && !BF54xM))
 285
 286 config BF_REV_0_2
 287         bool "0.2"
 288         depends on (BF51x || BF52x || BF537 || BF536 || BF534 || (BF54x && !BF54xM))
 289
 290 config BF_REV_0_3
 291         bool "0.3"
 292         depends on (BF54xM || BF561 || BF537 || BF536 || BF534 || BF533 || BF532 || BF531)
 293
 294 config BF_REV_0_4
 295         bool "0.4"
 296         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
 297
 298 config BF_REV_0_5
 299         bool "0.5"
 300         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
 301
 302 config BF_REV_0_6
 303         bool "0.6"
 304         depends on (BF533 || BF532 || BF531)
 305
 306 config BF_REV_ANY
 307         bool "any"
 308
 309 config BF_REV_NONE
 310         bool "none"
 311
 312 endchoice
 313
 314 config BF53x
 315         bool
 316         depends on (BF531 || BF532 || BF533 || BF534 || BF536 || BF537)
 317         default y
 318
 319 config MEM_MT48LC64M4A2FB_7E
 320         bool
 321         depends on (BFIN533_STAMP)
 322         default y
 323
 324 config MEM_MT48LC16M16A2TG_75
 325         bool
 326         depends on (BFIN533_EZKIT || BFIN561_EZKIT \
 327                 || BFIN533_BLUETECHNIX_CM || BFIN537_BLUETECHNIX_CM_E \
 328                 || BFIN537_BLUETECHNIX_CM_U || H8606_HVSISTEMAS \
 329                 || BFIN527_BLUETECHNIX_CM)
 330         default y
 331
 332 config MEM_MT48LC32M8A2_75
 333         bool
 334         depends on (BFIN518F_EZBRD || BFIN537_STAMP || PNAV10 || BFIN538_EZKIT)
 335         default y
 336
 337 config MEM_MT48LC8M32B2B5_7
 338         bool
 339         depends on (BFIN561_BLUETECHNIX_CM)
 340         default y
 341
 342 config MEM_MT48LC32M16A2TG_75
 343         bool
 344         depends on (BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN532_IP0X || BLACKSTAMP || BFIN527_AD7160EVAL)
 345         default y
 346
 347 config MEM_MT48H32M16LFCJ_75
 348         bool
 349         depends on (BFIN526_EZBRD)
 350         default y
 351
 352 source "arch/blackfin/mach-bf518/Kconfig"
 353 source "arch/blackfin/mach-bf527/Kconfig"
 354 source "arch/blackfin/mach-bf533/Kconfig"
 355 source "arch/blackfin/mach-bf561/Kconfig"
 356 source "arch/blackfin/mach-bf537/Kconfig"
 357 source "arch/blackfin/mach-bf538/Kconfig"
 358 source "arch/blackfin/mach-bf548/Kconfig"
 359
 360 menu "Board customizations"
 361
 362 config CMDLINE_BOOL
 363         bool "Default bootloader kernel arguments"
 364
 365 config CMDLINE
 366         string "Initial kernel command string"
 367         depends on CMDLINE_BOOL
 368         default "console=ttyBF0,57600"
 369         help
 370           If you don't have a boot loader capable of passing a command line string
 371           to the kernel, you may specify one here. As a minimum, you should specify
 372           the memory size and the root device (e.g., mem=8M, root=/dev/nfs).
 373
 374 config BOOT_LOAD
 375         hex "Kernel load address for booting"
 376         default "0x1000"
 377         range 0x1000 0x20000000
 378         help
 379           This option allows you to set the load address of the kernel.
 380           This can be useful if you are on a board which has a small amount
 381           of memory or you wish to reserve some memory at the beginning of
 382           the address space.
 383
 384           Note that you need to keep this value above 4k (0x1000) as this
 385           memory region is used to capture NULL pointer references as well
 386           as some core kernel functions.
 387
 388 config ROM_BASE
 389         hex "Kernel ROM Base"
 390         depends on ROMKERNEL
 391         default "0x20040040"
 392         range 0x20000000 0x20400000 if !(BF54x || BF561)
 393         range 0x20000000 0x30000000 if (BF54x || BF561)
 394         help
 395           Make sure your ROM base does not include any file-header
 396           information that is prepended to the kernel.
 397
 398           For example, the bootable U-Boot format (created with
 399           mkimage) has a 64 byte header (0x40).  So while the image
 400           you write to flash might start at say 0x20080000, you have
 401           to add 0x40 to get the kernel's ROM base as it will come
 402           after the header.
 403
 404 comment "Clock/PLL Setup"
 405
 406 config CLKIN_HZ
 407         int "Frequency of the crystal on the board in Hz"
 408         default "10000000" if BFIN532_IP0X
 409         default "11059200" if BFIN533_STAMP
 410         default "24576000" if PNAV10
 411         default "25000000" # most people use this
 412         default "27000000" if BFIN533_EZKIT
 413         default "30000000" if BFIN561_EZKIT
 414         default "24000000" if BFIN527_AD7160EVAL
 415         help
 416           The frequency of CLKIN crystal oscillator on the board in Hz.
 417           Warning: This value should match the crystal on the board. Otherwise,
 418           peripherals won't work properly.
 419
 420 config BFIN_KERNEL_CLOCK
 421         bool "Re-program Clocks while Kernel boots?"
 422         default n
 423         help
 424           This option decides if kernel clocks are re-programed from the
 425           bootloader settings. If the clocks are not set, the SDRAM settings
 426           are also not changed, and the Bootloader does 100% of the hardware
 427           configuration.
 428
 429 config PLL_BYPASS
 430         bool "Bypass PLL"
 431         depends on BFIN_KERNEL_CLOCK
 432         default n
 433
 434 config CLKIN_HALF
 435         bool "Half Clock In"
 436         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
 437         default n
 438         help
 439           If this is set the clock will be divided by 2, before it goes to the PLL.
 440
 441 config VCO_MULT
 442         int "VCO Multiplier"
 443         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
 444         range 1 64
 445         default "22" if BFIN533_EZKIT
 446         default "45" if BFIN533_STAMP
 447         default "20" if (BFIN537_STAMP || BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN548_EZKIT || BFIN548_BLUETECHNIX_CM || BFIN538_EZKIT)
 448         default "22" if BFIN533_BLUETECHNIX_CM
 449         default "20" if (BFIN537_BLUETECHNIX_CM_E || BFIN537_BLUETECHNIX_CM_U || BFIN527_BLUETECHNIX_CM || BFIN561_BLUETECHNIX_CM)
 450         default "20" if BFIN561_EZKIT
 451         default "16" if (H8606_HVSISTEMAS || BLACKSTAMP || BFIN526_EZBRD || BFIN518F_EZBRD)
 452         default "25" if BFIN527_AD7160EVAL
 453         help
 454           This controls the frequency of the on-chip PLL. This can be between 1 and 64.
 455           PLL Frequency = (Crystal Frequency) * (this setting)
 456
 457 choice
 458         prompt "Core Clock Divider"
 459         depends on BFIN_KERNEL_CLOCK
 460         default CCLK_DIV_1
 461         help
 462           This sets the frequency of the core. It can be 1, 2, 4 or 8
 463           Core Frequency = (PLL frequency) / (this setting)
 464
 465 config CCLK_DIV_1
 466         bool "1"
 467
 468 config CCLK_DIV_2
 469         bool "2"
 470
 471 config CCLK_DIV_4
 472         bool "4"
 473
 474 config CCLK_DIV_8
 475         bool "8"
 476 endchoice
 477
 478 config SCLK_DIV
 479         int "System Clock Divider"
 480         depends on BFIN_KERNEL_CLOCK
 481         range 1 15
 482         default 5
 483         help
 484           This sets the frequency of the system clock (including SDRAM or DDR).
 485           This can be between 1 and 15
 486           System Clock = (PLL frequency) / (this setting)
 487
 488 choice
 489         prompt "DDR SDRAM Chip Type"
 490         depends on BFIN_KERNEL_CLOCK
 491         depends on BF54x
 492         default MEM_MT46V32M16_5B
 493
 494 config MEM_MT46V32M16_6T
 495         bool "MT46V32M16_6T"
 496
 497 config MEM_MT46V32M16_5B
 498         bool "MT46V32M16_5B"
 499 endchoice
 500
 501 choice
 502         prompt "DDR/SDRAM Timing"
 503         depends on BFIN_KERNEL_CLOCK
 504         default BFIN_KERNEL_CLOCK_MEMINIT_CALC
 505         help
 506           This option allows you to specify Blackfin SDRAM/DDR Timing parameters
 507           The calculated SDRAM timing parameters may not be 100%
 508           accurate - This option is therefore marked experimental.
 509
 510 config BFIN_KERNEL_CLOCK_MEMINIT_CALC
 511         bool "Calculate Timings (EXPERIMENTAL)"
 512         depends on EXPERIMENTAL
 513
 514 config BFIN_KERNEL_CLOCK_MEMINIT_SPEC
 515         bool "Provide accurate Timings based on target SCLK"
 516         help
 517           Please consult the Blackfin Hardware Reference Manuals as well
 518           as the memory device datasheet.
 519           http://docs.blackfin.uclinux.org/doku.php?id=bfin:sdram
 520 endchoice
 521
 522 menu "Memory Init Control"
 523         depends on BFIN_KERNEL_CLOCK_MEMINIT_SPEC
 524
 525 config MEM_DDRCTL0
 526         depends on BF54x
 527         hex "DDRCTL0"
 528         default 0x0
 529
 530 config MEM_DDRCTL1
 531         depends on BF54x
 532         hex "DDRCTL1"
 533         default 0x0
 534
 535 config MEM_DDRCTL2
 536         depends on BF54x
 537         hex "DDRCTL2"
 538         default 0x0
 539
 540 config MEM_EBIU_DDRQUE
 541         depends on BF54x
 542         hex "DDRQUE"
 543         default 0x0
 544
 545 config MEM_SDRRC
 546         depends on !BF54x
 547         hex "SDRRC"
 548         default 0x0
 549
 550 config MEM_SDGCTL
 551         depends on !BF54x
 552         hex "SDGCTL"
 553         default 0x0
 554 endmenu
 555
 556 #
 557 # Max & Min Speeds for various Chips
 558 #
 559 config MAX_VCO_HZ
 560         int
 561         default 400000000 if BF512
 562         default 400000000 if BF514
 563         default 400000000 if BF516
 564         default 400000000 if BF518
 565         default 400000000 if BF522
 566         default 600000000 if BF523
 567         default 400000000 if BF524
 568         default 600000000 if BF525
 569         default 400000000 if BF526
 570         default 600000000 if BF527
 571         default 400000000 if BF531
 572         default 400000000 if BF532
 573         default 750000000 if BF533
 574         default 500000000 if BF534
 575         default 400000000 if BF536
 576         default 600000000 if BF537
 577         default 533333333 if BF538
 578         default 533333333 if BF539
 579         default 600000000 if BF542
 580         default 533333333 if BF544
 581         default 600000000 if BF547
 582         default 600000000 if BF548
 583         default 533333333 if BF549
 584         default 600000000 if BF561
 585
 586 config MIN_VCO_HZ
 587         int
 588         default 50000000
 589
 590 config MAX_SCLK_HZ
 591         int
 592         default 133333333
 593
 594 config MIN_SCLK_HZ
 595         int
 596         default 27000000
 597
 598 comment "Kernel Timer/Scheduler"
 599
 600 source kernel/Kconfig.hz
 601
 602 config GENERIC_CLOCKEVENTS
 603         bool "Generic clock events"
 604         default y
 605
 606 menu "Clock event device"
 607         depends on GENERIC_CLOCKEVENTS
 608 config TICKSOURCE_GPTMR0
 609         bool "GPTimer0"
 610         depends on !SMP
 611         select BFIN_GPTIMERS
 612
 613 config TICKSOURCE_CORETMR
 614         bool "Core timer"
 615         default y
 616 endmenu
 617
 618 menu "Clock souce"
 619         depends on GENERIC_CLOCKEVENTS
 620 config CYCLES_CLOCKSOURCE
 621         bool "CYCLES"
 622         default y
 623         depends on !BFIN_SCRATCH_REG_CYCLES
 624         depends on !SMP
 625         help
 626           If you say Y here, you will enable support for using the 'cycles'
 627           registers as a clock source.  Doing so means you will be unable to
 628           safely write to the 'cycles' register during runtime.  You will
 629           still be able to read it (such as for performance monitoring), but
 630           writing the registers will most likely crash the kernel.
 631
 632 config GPTMR0_CLOCKSOURCE
 633         bool "GPTimer0"
 634         select BFIN_GPTIMERS
 635         depends on !TICKSOURCE_GPTMR0
 636 endmenu
 637
 638 config ARCH_USES_GETTIMEOFFSET
 639         depends on !GENERIC_CLOCKEVENTS
 640         def_bool y
 641
 642 source kernel/time/Kconfig
 643
 644 comment "Misc"
 645
 646 choice
 647         prompt "Blackfin Exception Scratch Register"
 648         default BFIN_SCRATCH_REG_RETN
 649         help
 650           Select the resource to reserve for the Exception handler:
 651             - RETN: Non-Maskable Interrupt (NMI)
 652             - RETE: Exception Return (JTAG/ICE)
 653             - CYCLES: Performance counter
 654
 655           If you are unsure, please select "RETN".
 656
 657 config BFIN_SCRATCH_REG_RETN
 658         bool "RETN"
 659         help
 660           Use the RETN register in the Blackfin exception handler
 661           as a stack scratch register.  This means you cannot
 662           safely use NMI on the Blackfin while running Linux, but
 663           you can debug the system with a JTAG ICE and use the
 664           CYCLES performance registers.
 665
 666           If you are unsure, please select "RETN".
 667
 668 config BFIN_SCRATCH_REG_RETE
 669         bool "RETE"
 670         help
 671           Use the RETE register in the Blackfin exception handler
 672           as a stack scratch register.  This means you cannot
 673           safely use a JTAG ICE while debugging a Blackfin board,
 674           but you can safely use the CYCLES performance registers
 675           and the NMI.
 676
 677           If you are unsure, please select "RETN".
 678
 679 config BFIN_SCRATCH_REG_CYCLES
 680         bool "CYCLES"
 681         help
 682           Use the CYCLES register in the Blackfin exception handler
 683           as a stack scratch register.  This means you cannot
 684           safely use the CYCLES performance registers on a Blackfin
 685           board at anytime, but you can debug the system with a JTAG
 686           ICE and use the NMI.
 687
 688           If you are unsure, please select "RETN".
 689
 690 endchoice
 691
 692 endmenu
 693
 694
 695 menu "Blackfin Kernel Optimizations"
 696
 697 comment "Memory Optimizations"
 698
 699 config I_ENTRY_L1
 700         bool "Locate interrupt entry code in L1 Memory"
 701         default y
 702         depends on !SMP
 703         help
 704           If enabled, interrupt entry code (STORE/RESTORE CONTEXT) is linked
 705           into L1 instruction memory. (less latency)
 706
 707 config EXCPT_IRQ_SYSC_L1
 708         bool "Locate entire ASM lowlevel exception / interrupt - Syscall and CPLB handler code in L1 Memory"
 709         default y
 710         depends on !SMP
 711         help
 712           If enabled, the entire ASM lowlevel exception and interrupt entry code
 713           (STORE/RESTORE CONTEXT) is linked into L1 instruction memory.
 714           (less latency)
 715
 716 config DO_IRQ_L1
 717         bool "Locate frequently called do_irq dispatcher function in L1 Memory"
 718         default y
 719         depends on !SMP
 720         help
 721           If enabled, the frequently called do_irq dispatcher function is linked
 722           into L1 instruction memory. (less latency)
 723
 724 config CORE_TIMER_IRQ_L1
 725         bool "Locate frequently called timer_interrupt() function in L1 Memory"
 726         default y
 727         depends on !SMP
 728         help
 729           If enabled, the frequently called timer_interrupt() function is linked
 730           into L1 instruction memory. (less latency)
 731
 732 config IDLE_L1
 733         bool "Locate frequently idle function in L1 Memory"
 734         default y
 735         depends on !SMP
 736         help
 737           If enabled, the frequently called idle function is linked
 738           into L1 instruction memory. (less latency)
 739
 740 config SCHEDULE_L1
 741         bool "Locate kernel schedule function in L1 Memory"
 742         default y
 743         depends on !SMP
 744         help
 745           If enabled, the frequently called kernel schedule is linked
 746           into L1 instruction memory. (less latency)
 747
 748 config ARITHMETIC_OPS_L1
 749         bool "Locate kernel owned arithmetic functions in L1 Memory"
 750         default y
 751         depends on !SMP
 752         help
 753           If enabled, arithmetic functions are linked
 754           into L1 instruction memory. (less latency)
 755
 756 config ACCESS_OK_L1
 757         bool "Locate access_ok function in L1 Memory"
 758         default y
 759         depends on !SMP
 760         help
 761           If enabled, the access_ok function is linked
 762           into L1 instruction memory. (less latency)
 763
 764 config MEMSET_L1
 765         bool "Locate memset function in L1 Memory"
 766         default y
 767         depends on !SMP
 768         help
 769           If enabled, the memset function is linked
 770           into L1 instruction memory. (less latency)
 771
 772 config MEMCPY_L1
 773         bool "Locate memcpy function in L1 Memory"
 774         default y
 775         depends on !SMP
 776         help
 777           If enabled, the memcpy function is linked
 778           into L1 instruction memory. (less latency)
 779
 780 config STRCMP_L1
 781         bool "locate strcmp function in L1 Memory"
 782         default y
 783         depends on !SMP
 784         help
 785           If enabled, the strcmp function is linked
 786           into L1 instruction memory (less latency).
 787
 788 config STRNCMP_L1
 789         bool "locate strncmp function in L1 Memory"
 790         default y
 791         depends on !SMP
 792         help
 793           If enabled, the strncmp function is linked
 794           into L1 instruction memory (less latency).
 795
 796 config STRCPY_L1
 797         bool "locate strcpy function in L1 Memory"
 798         default y
 799         depends on !SMP
 800         help
 801           If enabled, the strcpy function is linked
 802           into L1 instruction memory (less latency).
 803
 804 config STRNCPY_L1
 805         bool "locate strncpy function in L1 Memory"
 806         default y
 807         depends on !SMP
 808         help
 809           If enabled, the strncpy function is linked
 810           into L1 instruction memory (less latency).
 811
 812 config SYS_BFIN_SPINLOCK_L1
 813         bool "Locate sys_bfin_spinlock function in L1 Memory"
 814         default y
 815         depends on !SMP
 816         help
 817           If enabled, sys_bfin_spinlock function is linked
 818           into L1 instruction memory. (less latency)
 819
 820 config IP_CHECKSUM_L1
 821         bool "Locate IP Checksum function in L1 Memory"
 822         default n
 823         depends on !SMP
 824         help
 825           If enabled, the IP Checksum function is linked
 826           into L1 instruction memory. (less latency)
 827
 828 config CACHELINE_ALIGNED_L1
 829         bool "Locate cacheline_aligned data to L1 Data Memory"
 830         default y if !BF54x
 831         default n if BF54x
 832         depends on !SMP && !BF531
 833         help
 834           If enabled, cacheline_aligned data is linked
 835           into L1 data memory. (less latency)
 836
 837 config SYSCALL_TAB_L1
 838         bool "Locate Syscall Table L1 Data Memory"
 839         default n
 840         depends on !SMP && !BF531
 841         help
 842           If enabled, the Syscall LUT is linked
 843           into L1 data memory. (less latency)
 844
 845 config CPLB_SWITCH_TAB_L1
 846         bool "Locate CPLB Switch Tables L1 Data Memory"
 847         default n
 848         depends on !SMP && !BF531
 849         help
 850           If enabled, the CPLB Switch Tables are linked
 851           into L1 data memory. (less latency)
 852
 853 config ICACHE_FLUSH_L1
 854         bool "Locate icache flush funcs in L1 Inst Memory"
 855         default y
 856         help
 857           If enabled, the Blackfin icache flushing functions are linked
 858           into L1 instruction memory.
 859
 860           Note that this might be required to address anomalies, but
 861           these functions are pretty small, so it shouldn't be too bad.
 862           If you are using a processor affected by an anomaly, the build
 863           system will double check for you and prevent it.
 864
 865 config DCACHE_FLUSH_L1
 866         bool "Locate dcache flush funcs in L1 Inst Memory"
 867         default y
 868         depends on !SMP
 869         help
 870           If enabled, the Blackfin dcache flushing functions are linked
 871           into L1 instruction memory.
 872
 873 config APP_STACK_L1
 874         bool "Support locating application stack in L1 Scratch Memory"
 875         default y
 876         depends on !SMP
 877         help
 878           If enabled the application stack can be located in L1
 879           scratch memory (less latency).
 880
 881           Currently only works with FLAT binaries.
 882
 883 config EXCEPTION_L1_SCRATCH
 884         bool "Locate exception stack in L1 Scratch Memory"
 885         default n
 886         depends on !SMP && !APP_STACK_L1
 887         help
 888           Whenever an exception occurs, use the L1 Scratch memory for
 889           stack storage.  You cannot place the stacks of FLAT binaries
 890           in L1 when using this option.
 891
 892           If you don't use L1 Scratch, then you should say Y here.
 893
 894 comment "Speed Optimizations"
 895 config BFIN_INS_LOWOVERHEAD
 896         bool "ins[bwl] low overhead, higher interrupt latency"
 897         default y
 898         depends on !SMP
 899         help
 900           Reads on the Blackfin are speculative. In Blackfin terms, this means
 901           they can be interrupted at any time (even after they have been issued
 902           on to the external bus), and re-issued after the interrupt occurs.
 903           For memory - this is not a big deal, since memory does not change if
 904           it sees a read.
 905
 906           If a FIFO is sitting on the end of the read, it will see two reads,
 907           when the core only sees one since the FIFO receives both the read
 908           which is cancelled (and not delivered to the core) and the one which
 909           is re-issued (which is delivered to the core).
 910
 911           To solve this, interrupts are turned off before reads occur to
 912           I/O space. This option controls which the overhead/latency of
 913           controlling interrupts during this time
 914            "n" turns interrupts off every read
 915                 (higher overhead, but lower interrupt latency)
 916            "y" turns interrupts off every loop
 917                 (low overhead, but longer interrupt latency)
 918
 919           default behavior is to leave this set to on (type "Y"). If you are experiencing
 920           interrupt latency issues, it is safe and OK to turn this off.
 921
 922 endmenu
 923
 924 choice
 925         prompt "Kernel executes from"
 926         help
 927           Choose the memory type that the kernel will be running in.
 928
 929 config RAMKERNEL
 930         bool "RAM"
 931         help
 932           The kernel will be resident in RAM when running.
 933
 934 config ROMKERNEL
 935         bool "ROM"
 936         help
 937           The kernel will be resident in FLASH/ROM when running.
 938
 939 endchoice
 940
 941 # Common code uses "ROMKERNEL" or "XIP_KERNEL", so define both
 942 config XIP_KERNEL
 943         bool
 944         default y
 945         depends on ROMKERNEL
 946
 947 source "mm/Kconfig"
 948
 949 config BFIN_GPTIMERS
 950         tristate "Enable Blackfin General Purpose Timers API"
 951         default n
 952         help
 953           Enable support for the General Purpose Timers API.  If you
 954           are unsure, say N.
 955
 956           To compile this driver as a module, choose M here: the module
 957           will be called gptimers.
 958
 959 choice
 960         prompt "Uncached DMA region"
 961         default DMA_UNCACHED_1M
 962 config DMA_UNCACHED_4M
 963         bool "Enable 4M DMA region"
 964 config DMA_UNCACHED_2M
 965         bool "Enable 2M DMA region"
 966 config DMA_UNCACHED_1M
 967         bool "Enable 1M DMA region"
 968 config DMA_UNCACHED_512K
 969         bool "Enable 512K DMA region"
 970 config DMA_UNCACHED_256K
 971         bool "Enable 256K DMA region"
 972 config DMA_UNCACHED_128K
 973         bool "Enable 128K DMA region"
 974 config DMA_UNCACHED_NONE
 975         bool "Disable DMA region"
 976 endchoice
 977
 978
 979 comment "Cache Support"
 980
 981 config BFIN_ICACHE
 982         bool "Enable ICACHE"
 983         default y
 984 config BFIN_EXTMEM_ICACHEABLE
 985         bool "Enable ICACHE for external memory"
 986         depends on BFIN_ICACHE
 987         default y
 988 config BFIN_L2_ICACHEABLE
 989         bool "Enable ICACHE for L2 SRAM"
 990         depends on BFIN_ICACHE
 991         depends on BF54x || BF561
 992         default n
 993
 994 config BFIN_DCACHE
 995         bool "Enable DCACHE"
 996         default y
 997 config BFIN_DCACHE_BANKA
 998         bool "Enable only 16k BankA DCACHE - BankB is SRAM"
 999         depends on BFIN_DCACHE && !BF531
1000         default n
1001 config BFIN_EXTMEM_DCACHEABLE
1002         bool "Enable DCACHE for external memory"
1003         depends on BFIN_DCACHE
1004         default y
1005 choice
1006         prompt "External memory DCACHE policy"
1007         depends on BFIN_EXTMEM_DCACHEABLE
1008         default BFIN_EXTMEM_WRITEBACK if !SMP
1009         default BFIN_EXTMEM_WRITETHROUGH if SMP
1010 config BFIN_EXTMEM_WRITEBACK
1011         bool "Write back"
1012         depends on !SMP
1013         help
1014           Write Back Policy:
1015             Cached data will be written back to SDRAM only when needed.
1016             This can give a nice increase in performance, but beware of
1017             broken drivers that do not properly invalidate/flush their
1018             cache.
1019
1020           Write Through Policy:
1021             Cached data will always be written back to SDRAM when the
1022             cache is updated.  This is a completely safe setting, but
1023             performance is worse than Write Back.
1024
1025           If you are unsure of the options and you want to be safe,
1026           then go with Write Through.
1027
1028 config BFIN_EXTMEM_WRITETHROUGH
1029         bool "Write through"
1030         help
1031           Write Back Policy:
1032             Cached data will be written back to SDRAM only when needed.
1033             This can give a nice increase in performance, but beware of
1034             broken drivers that do not properly invalidate/flush their
1035             cache.
1036
1037           Write Through Policy:
1038             Cached data will always be written back to SDRAM when the
1039             cache is updated.  This is a completely safe setting, but
1040             performance is worse than Write Back.
1041
1042           If you are unsure of the options and you want to be safe,
1043           then go with Write Through.
1044
1045 endchoice
1046
1047 config BFIN_L2_DCACHEABLE
1048         bool "Enable DCACHE for L2 SRAM"
1049         depends on BFIN_DCACHE
1050         depends on (BF54x || BF561) && !SMP
1051         default n
1052 choice
1053         prompt "L2 SRAM DCACHE policy"
1054         depends on BFIN_L2_DCACHEABLE
1055         default BFIN_L2_WRITEBACK
1056 config BFIN_L2_WRITEBACK
1057         bool "Write back"
1058
1059 config BFIN_L2_WRITETHROUGH
1060         bool "Write through"
1061 endchoice
1062
1063
1064 comment "Memory Protection Unit"
1065 config MPU
1066         bool "Enable the memory protection unit (EXPERIMENTAL)"
1067         default n
1068         help
1069           Use the processor's MPU to protect applications from accessing
1070           memory they do not own.  This comes at a performance penalty
1071           and is recommended only for debugging.
1072
1073 comment "Asynchronous Memory Configuration"
1074
1075 menu "EBIU_AMGCTL Global Control"
1076 config C_AMCKEN
1077         bool "Enable CLKOUT"
1078         default y
1079
1080 config C_CDPRIO
1081         bool "DMA has priority over core for ext. accesses"
1082         default n
1083
1084 config C_B0PEN
1085         depends on BF561
1086         bool "Bank 0 16 bit packing enable"
1087         default y
1088
1089 config C_B1PEN
1090         depends on BF561
1091         bool "Bank 1 16 bit packing enable"
1092         default y
1093
1094 config C_B2PEN
1095         depends on BF561
1096         bool "Bank 2 16 bit packing enable"
1097         default y
1098
1099 config C_B3PEN
1100         depends on BF561
1101         bool "Bank 3 16 bit packing enable"
1102         default n
1103
1104 choice
1105         prompt "Enable Asynchronous Memory Banks"
1106         default C_AMBEN_ALL
1107
1108 config C_AMBEN
1109         bool "Disable All Banks"
1110
1111 config C_AMBEN_B0
1112         bool "Enable Bank 0"
1113
1114 config C_AMBEN_B0_B1
1115         bool "Enable Bank 0 & 1"
1116
1117 config C_AMBEN_B0_B1_B2
1118         bool "Enable Bank 0 & 1 & 2"
1119
1120 config C_AMBEN_ALL
1121         bool "Enable All Banks"
1122 endchoice
1123 endmenu
1124
1125 menu "EBIU_AMBCTL Control"
1126 config BANK_0
1127         hex "Bank 0 (AMBCTL0.L)"
1128         default 0x7BB0
1129         help
1130           These are the low 16 bits of the EBIU_AMBCTL0 MMR which are
1131           used to control the Asynchronous Memory Bank 0 settings.
1132
1133 config BANK_1
1134         hex "Bank 1 (AMBCTL0.H)"
1135         default 0x7BB0
1136         default 0x5558 if BF54x
1137         help
1138           These are the high 16 bits of the EBIU_AMBCTL0 MMR which are
1139           used to control the Asynchronous Memory Bank 1 settings.
1140
1141 config BANK_2
1142         hex "Bank 2 (AMBCTL1.L)"
1143         default 0x7BB0
1144         help
1145           These are the low 16 bits of the EBIU_AMBCTL1 MMR which are
1146           used to control the Asynchronous Memory Bank 2 settings.
1147
1148 config BANK_3
1149         hex "Bank 3 (AMBCTL1.H)"
1150         default 0x99B3
1151         help
1152           These are the high 16 bits of the EBIU_AMBCTL1 MMR which are
1153           used to control the Asynchronous Memory Bank 3 settings.
1154
1155 endmenu
1156
1157 config EBIU_MBSCTLVAL
1158         hex "EBIU Bank Select Control Register"
1159         depends on BF54x
1160         default 0
1161
1162 config EBIU_MODEVAL
1163         hex "Flash Memory Mode Control Register"
1164         depends on BF54x
1165         default 1
1166
1167 config EBIU_FCTLVAL
1168         hex "Flash Memory Bank Control Register"
1169         depends on BF54x
1170         default 6
1171 endmenu
1172
1173 #############################################################################
1174 menu "Bus options (PCI, PCMCIA, EISA, MCA, ISA)"
1175
1176 config PCI
1177         bool "PCI support"
1178         depends on BROKEN
1179         help
1180           Support for PCI bus.
1181
1182 source "drivers/pci/Kconfig"
1183
1184 source "drivers/pcmcia/Kconfig"
1185
1186 source "drivers/pci/hotplug/Kconfig"
1187
1188 endmenu
1189
1190 menu "Executable file formats"
1191
1192 source "fs/Kconfig.binfmt"
1193
1194 endmenu
1195
1196 menu "Power management options"
1197
1198 source "kernel/power/Kconfig"
1199
1200 config ARCH_SUSPEND_POSSIBLE
1201         def_bool y
1202
1203 choice
1204         prompt "Standby Power Saving Mode"
1205         depends on PM
1206         default PM_BFIN_SLEEP_DEEPER
1207 config  PM_BFIN_SLEEP_DEEPER
1208         bool "Sleep Deeper"
1209         help
1210           Sleep "Deeper" Mode (High Power Savings) - This mode reduces dynamic
1211           power dissipation by disabling the clock to the processor core (CCLK).
1212           Furthermore, Standby sets the internal power supply voltage (VDDINT)
1213           to 0.85 V to provide the greatest power savings, while preserving the
1214           processor state.
1215           The PLL and system clock (SCLK) continue to operate at a very low
1216           frequency of about 3.3 MHz. To preserve data integrity in the SDRAM,
1217           the SDRAM is put into Self Refresh Mode. Typically an external event
1218           such as GPIO interrupt or RTC activity wakes up the processor.
1219           Various Peripherals such as UART, SPORT, PPI may not function as
1220           normal during Sleep Deeper, due to the reduced SCLK frequency.
1221           When in the sleep mode, system DMA access to L1 memory is not supported.
1222
1223           If unsure, select "Sleep Deeper".
1224
1225 config  PM_BFIN_SLEEP
1226         bool "Sleep"
1227         help
1228           Sleep Mode (High Power Savings) - The sleep mode reduces power
1229           dissipation by disabling the clock to the processor core (CCLK).
1230           The PLL and system clock (SCLK), however, continue to operate in
1231           this mode. Typically an external event or RTC activity will wake
1232           up the processor. When in the sleep mode, system DMA access to L1
1233           memory is not supported.
1234
1235           If unsure, select "Sleep Deeper".
1236 endchoice
1237
1238 comment "Possible Suspend Mem / Hibernate Wake-Up Sources"
1239         depends on PM
1240
1241 config PM_BFIN_WAKE_PH6
1242         bool "Allow Wake-Up from on-chip PHY or PH6 GP"
1243         depends on PM && (BF51x || BF52x || BF534 || BF536 || BF537)
1244         default n
1245         help
1246           Enable PHY and PH6 GP Wake-Up (Voltage Regulator Power-Up)
1247
1248 config PM_BFIN_WAKE_GP
1249         bool "Allow Wake-Up from GPIOs"
1250         depends on PM && BF54x
1251         default n
1252         help
1253           Enable General-Purpose Wake-Up (Voltage Regulator Power-Up)
1254           (all processors, except ADSP-BF549). This option sets
1255           the general-purpose wake-up enable (GPWE) control bit to enable
1256           wake-up upon detection of an active low signal on the /GPW (PH7) pin.
1257           On ADSP-BF549 this option enables the the same functionality on the
1258           /MRXON pin also PH7.
1259
1260 endmenu
1261
1262 menu "CPU Frequency scaling"
1263
1264 source "drivers/cpufreq/Kconfig"
1265
1266 config BFIN_CPU_FREQ
1267         bool
1268         depends on CPU_FREQ
1269         select CPU_FREQ_TABLE
1270         default y
1271
1272 config CPU_VOLTAGE
1273         bool "CPU Voltage scaling"
1274         depends on EXPERIMENTAL
1275         depends on CPU_FREQ
1276         default n
1277         help
1278           Say Y here if you want CPU voltage scaling according to the CPU frequency.
1279           This option violates the PLL BYPASS recommendation in the Blackfin Processor
1280           manuals. There is a theoretical risk that during VDDINT transitions
1281           the PLL may unlock.
1282
1283 endmenu
1284
1285 source "net/Kconfig"
1286
1287 source "drivers/Kconfig"
1288
1289 source "drivers/firmware/Kconfig"
1290
1291 source "fs/Kconfig"
1292
1293 source "arch/blackfin/Kconfig.debug"
1294
1295 source "security/Kconfig"
1296
1297 source "crypto/Kconfig"
1298
1299 source "lib/Kconfig"