symbols/verilog/or6-1.sym

   1 v 20031231 1
   2 L 300 900 600 900 3 0 0 0 -1 -1
   3 L 300 300 600 300 3 0 0 0 -1 -1
   4 A 40 600 400 312 97 3 0 0 0 -1 -1
   5 A 600 700 400 270 76 3 0 0 0 -1 -1
   6 A 600 500 400 14 76 3 0 0 0 -1 -1
   7 L 300 900 300 1200 3 0 0 0 -1 -1
   8 L 300 300 300 0 3 0 0 0 -1 -1
   9 P 1000 600 1300 600 1 0 1
  10 {
  11 T 1000 600 5 8 0 0 0 0 1
  12 pinnumber=OUT
  13 T 1000 600 5 8 0 0 0 0 1
  14 pinseq=1
  15 }
  16 P 300 100 0 100 1 0 1
  17 {
  18 T 300 100 5 8 0 0 0 0 1
  19 pinnumber=IN0
  20 T 300 100 5 8 0 0 0 0 1
  21 pinseq=2
  22 }
  23 P 300 300 0 300 1 0 1
  24 {
  25 T 300 300 5 8 0 0 0 0 1
  26 pinnumber=IN1
  27 T 300 300 5 8 0 0 0 0 1
  28 pinseq=3
  29 }
  30 P 300 500 0 500 1 0 1
  31 {
  32 T 300 500 5 8 0 0 0 0 1
  33 pinnumber=IN2
  34 T 300 500 5 8 0 0 0 0 1
  35 pinseq=4
  36 }
  37 P 300 700 0 700 1 0 1
  38 {
  39 T 300 700 5 8 0 0 0 0 1
  40 pinnumber=IN3
  41 T 300 700 5 8 0 0 0 0 1
  42 pinseq=5
  43 }
  44 P 300 900 0 900 1 0 1
  45 {
  46 T 300 900 5 8 0 0 0 0 1
  47 pinnumber=IN4
  48 T 300 900 5 8 0 0 0 0 1
  49 pinseq=6
  50 }
  51 P 300 1100 0 1100 1 0 1
  52 {
  53 T 300 1100 5 8 0 0 0 0 1
  54 pinnumber=IN5
  55 T 300 1100 5 8 0 0 0 0 1
  56 pinseq=7
  57 }
  58 T 400 200 5 10 1 1 0 2 1
  59 refdes=U?
  60 T 400 100 5 8 0 0 0 0 1
  61 device=or
  62 T 400 200 5 8 0 0 0 0 1
  63 VERILOG_PORTS=POSITIONAL