symbols/verilog/or2-1.sym

   1 v 20031231 1
   2 L 300 600 600 600 3 0 0 0 -1 -1
   3 L 300 0 600 0 3 0 0 0 -1 -1
   4 A 40 300 400 312 97 3 0 0 0 -1 -1
   5 A 600 400 400 270 76 3 0 0 0 -1 -1
   6 A 600 200 400 14 76 3 0 0 0 -1 -1
   7 P 1000 300 1300 300 1 0 1
   8 {
   9 T 1000 300 5 8 0 0 0 0 1
  10 pinnumber=OUT
  11 T 1000 300 5 8 0 0 0 0 1
  12 pinseq=1
  13 }
  14 P 300 100 0 100 1 0 1
  15 {
  16 T 300 100 5 8 0 0 0 0 1
  17 pinnumber=IN0
  18 T 300 100 5 8 0 0 0 0 1
  19 pinseq=2
  20 }
  21 P 300 500 0 500 1 0 1
  22 {
  23 T 300 500 5 8 0 0 0 0 1
  24 pinnumber=IN1
  25 T 300 500 5 8 0 0 0 0 1
  26 pinseq=3
  27 }
  28 T 400 -100 5 10 1 1 0 2 1
  29 refdes=U?
  30 T 400 100 5 8 0 0 0 0 1
  31 device=or
  32 T 400 200 5 8 0 0 0 0 1
  33 VERILOG_PORTS=POSITIONAL