symbols/vhdl/and7-1.sym

   1 v 20031231 1
   2 L 300 1000 700 1000 3 0 0 0 -1 -1
   3 L 300 400 700 400 3 0 0 0 -1 -1
   4 L 300 400 300 1000 3 0 0 0 -1 -1
   5 A 700 700 300 270 180 3 0 0 0 -1 -1
   6 L 300 1000 300 1400 3 0 0 0 -1 -1
   7 L 300 400 300 0 3 0 0 0 -1 -1
   8 P 1000 700 1300 700 1 0 1
   9 {
  10 T 1000 700 5 8 0 0 0 0 1
  11 pinnumber=OUT0
  12 T 1000 700 5 8 0 0 0 0 1
  13 pinseq=1
  14 T 1000 700 5 8 0 0 0 0 1
  15 pintype=OUT
  16 }
  17 P 300 100 0 100 1 0 1
  18 {
  19 T 300 100 5 8 0 0 0 0 1
  20 pinnumber=IN0
  21 T 300 100 5 8 0 0 0 0 1
  22 pinseq=2
  23 T 300 100 5 8 0 0 0 0 1
  24 pintype=IN
  25 }
  26 P 300 300 0 300 1 0 1
  27 {
  28 T 300 300 5 8 0 0 0 0 1
  29 pinnumber=IN1
  30 T 300 300 5 8 0 0 0 0 1
  31 pinseq=3
  32 T 300 300 5 8 0 0 0 0 1
  33 pintype=IN
  34 }
  35 P 300 500 0 500 1 0 1
  36 {
  37 T 300 500 5 8 0 0 0 0 1
  38 pinnumber=IN2
  39 T 300 500 5 8 0 0 0 0 1
  40 pinseq=4
  41 T 300 500 5 8 0 0 0 0 1
  42 pintype=IN
  43 }
  44 P 300 700 0 700 1 0 1
  45 {
  46 T 300 700 5 8 0 0 0 0 1
  47 pinnumber=IN3
  48 T 300 700 5 8 0 0 0 0 1
  49 pinseq=5
  50 T 300 700 5 8 0 0 0 0 1
  51 pintype=IN
  52 }
  53 P 300 900 0 900 1 0 1
  54 {
  55 T 300 900 5 8 0 0 0 0 1
  56 pinnumber=IN4
  57 T 300 900 5 8 0 0 0 0 1
  58 pinseq=6
  59 T 300 900 5 8 0 0 0 0 1
  60 pintype=IN
  61 }
  62 P 300 1100 0 1100 1 0 1
  63 {
  64 T 300 1100 5 8 0 0 0 0 1
  65 pinnumber=IN5
  66 T 300 1100 5 8 0 0 0 0 1
  67 pinseq=7
  68 T 300 1100 5 8 0 0 0 0 1
  69 pintype=IN
  70 }
  71 P 300 1300 0 1300 1 0 1
  72 {
  73 T 300 1300 5 8 0 0 0 0 1
  74 pinnumber=IN6
  75 T 300 1300 5 8 0 0 0 0 1
  76 pinseq=8
  77 T 300 1300 5 8 0 0 0 0 1
  78 pintype=IN
  79 }
  80 T 400 300 5 10 1 1 0 2 1
  81 refdes=U?
  82 T 400 100 5 8 0 0 0 0 1
  83 device=and7
  84 T 400 200 5 8 0 0 0 0 1
  85 VERILOG_PORTS=POSITIONAL