symbols/vhdl/and2-1.sym

   1 v 20031231 1
   2 L 300 600 700 600 3 0 0 0 -1 -1
   3 L 300 0 700 0 3 0 0 0 -1 -1
   4 L 300 0 300 600 3 0 0 0 -1 -1
   5 A 700 300 300 270 180 3 0 0 0 -1 -1
   6 P 1000 300 1300 300 1 0 1
   7 {
   8 T 1000 300 5 8 0 0 0 0 1
   9 pinnumber=OUT0
  10 T 1000 300 5 8 0 0 0 0 1
  11 pinseq=1
  12 T 1000 300 5 8 0 0 0 0 1
  13 pintype=OUT
  14 }
  15 P 300 100 0 100 1 0 1
  16 {
  17 T 300 100 5 8 0 0 0 0 1
  18 pinnumber=IN0
  19 T 300 100 5 8 0 0 0 0 1
  20 pinseq=2
  21 T 300 100 5 8 0 0 0 0 1
  22 pintype=IN
  23 }
  24 P 300 500 0 500 1 0 1
  25 {
  26 T 300 500 5 8 0 0 0 0 1
  27 pinnumber=IN1
  28 T 300 500 5 8 0 0 0 0 1
  29 pinseq=3
  30 T 300 500 5 8 0 0 0 0 1
  31 pintype=IN
  32 }
  33 T 400 -100 5 10 1 1 0 2 1
  34 refdes=U?
  35 T 400 100 5 8 0 0 0 0 1
  36 device=and2
  37 T 400 200 5 8 0 0 0 0 1
  38 VERILOG_PORTS=POSITIONAL