symbols/verilog/and8-2.sym

   1 v 20031231 2
   2 L 300 1100 600 1100 3 0 0 0 -1 -1
   3 L 300 500 600 500 3 0 0 0 -1 -1
   4 A 40 800 400 312 97 3 0 0 0 -1 -1
   5 A 600 900 400 270 76 3 0 0 0 -1 -1
   6 A 600 700 400 14 76 3 0 0 0 -1 -1
   7 L 300 1100 300 1600 3 0 0 0 -1 -1
   8 L 300 500 300 0 3 0 0 0 -1 -1
   9 V 1050 800 50 6 0 0 0 -1 -1 0 0 -1 -1 -1 -1
  10 P 1100 800 1300 800 1 0 1
  11 {
  12 T 1000 800 5 8 0 0 0 0 1
  13 pinnumber=OUT
  14 T 1000 800 5 8 0 0 0 0 1
  15 pinseq=1
  16 }
  17 V 250 100 50 6 0 0 0 -1 -1 0 0 -1 -1 -1 -1
  18 P 200 100 0 100 1 0 1
  19 {
  20 T 300 100 5 8 0 0 0 0 1
  21 pinnumber=IN0
  22 T 300 100 5 8 0 0 0 0 1
  23 pinseq=2
  24 }
  25 V 250 300 50 6 0 0 0 -1 -1 0 0 -1 -1 -1 -1
  26 P 200 300 0 300 1 0 1
  27 {
  28 T 300 300 5 8 0 0 0 0 1
  29 pinnumber=IN1
  30 T 300 300 5 8 0 0 0 0 1
  31 pinseq=3
  32 }
  33 V 250 500 50 6 0 0 0 -1 -1 0 0 -1 -1 -1 -1
  34 P 200 500 0 500 1 0 1
  35 {
  36 T 300 500 5 8 0 0 0 0 1
  37 pinnumber=IN2
  38 T 300 500 5 8 0 0 0 0 1
  39 pinseq=4
  40 }
  41 V 250 700 50 6 0 0 0 -1 -1 0 0 -1 -1 -1 -1
  42 P 200 700 0 700 1 0 1
  43 {
  44 T 300 700 5 8 0 0 0 0 1
  45 pinnumber=IN3
  46 T 300 700 5 8 0 0 0 0 1
  47 pinseq=5
  48 }
  49 V 250 900 50 6 0 0 0 -1 -1 0 0 -1 -1 -1 -1
  50 P 200 900 0 900 1 0 1
  51 {
  52 T 300 900 5 8 0 0 0 0 1
  53 pinnumber=IN4
  54 T 300 900 5 8 0 0 0 0 1
  55 pinseq=6
  56 }
  57 V 250 1100 50 6 0 0 0 -1 -1 0 0 -1 -1 -1 -1
  58 P 200 1100 0 1100 1 0 1
  59 {
  60 T 300 1100 5 8 0 0 0 0 1
  61 pinnumber=IN5
  62 T 300 1100 5 8 0 0 0 0 1
  63 pinseq=7
  64 }
  65 V 250 1300 50 6 0 0 0 -1 -1 0 0 -1 -1 -1 -1
  66 P 200 1300 0 1300 1 0 1
  67 {
  68 T 300 1300 5 8 0 0 0 0 1
  69 pinnumber=IN6
  70 T 300 1300 5 8 0 0 0 0 1
  71 pinseq=8
  72 }
  73 V 250 1500 50 6 0 0 0 -1 -1 0 0 -1 -1 -1 -1
  74 P 200 1500 0 1500 1 0 1
  75 {
  76 T 300 1500 5 8 0 0 0 0 1
  77 pinnumber=IN7
  78 T 300 1500 5 8 0 0 0 0 1
  79 pinseq=9
  80 }
  81 T 400 400 5 10 1 1 0 2 1
  82 refdes=U?
  83 T 400 100 5 8 0 0 0 0 1
  84 device=and
  85 T 400 200 5 8 0 0 0 0 1
  86 VERILOG_PORTS=POSITIONAL