symbols/verilog/and3-1.sym

   1 v 20031231 2
   2 L 300 600 700 600 3 0 0 0 -1 -1
   3 L 300 0 700 0 3 0 0 0 -1 -1
   4 L 300 0 300 600 3 0 0 0 -1 -1
   5 A 700 300 300 270 180 3 0 0 0 -1 -1
   6 P 1000 300 1300 300 1 0 1
   7 {
   8 T 1000 300 5 8 0 0 0 0 1
   9 pinnumber=OUT
  10 T 1000 300 5 8 0 0 0 0 1
  11 pinseq=1
  12 }
  13 P 300 100 0 100 1 0 1
  14 {
  15 T 300 100 5 8 0 0 0 0 1
  16 pinnumber=IN0
  17 T 300 100 5 8 0 0 0 0 1
  18 pinseq=2
  19 }
  20 P 300 300 0 300 1 0 1
  21 {
  22 T 300 300 5 8 0 0 0 0 1
  23 pinnumber=IN1
  24 T 300 300 5 8 0 0 0 0 1
  25 pinseq=3
  26 }
  27 P 300 500 0 500 1 0 1
  28 {
  29 T 300 500 5 8 0 0 0 0 1
  30 pinnumber=IN2
  31 T 300 500 5 8 0 0 0 0 1
  32 pinseq=4
  33 }
  34 T 400 -100 5 10 1 1 0 2 1
  35 refdes=U?
  36 T 400 100 5 8 0 0 0 0 1
  37 device=and
  38 T 400 200 5 8 0 0 0 0 1
  39 VERILOG_PORTS=POSITIONAL