gnetlist/tests/7447.vhdl

   1 -- Structural VHDL generated by gnetlist
   2 -- Context clause
   3 library IEEE;
   4 use IEEE.Std_Logic_1164.all;
   5 -- Entity declaration
   6
   7 ENTITY not found IS
   8     PORT (
   9         P7 : in Std_Logic;
  10         P6 : in Std_Logic;
  11         P5 : in Std_Logic;
  12         P4 : in Std_Logic;
  13         P2 : in Std_Logic;
  14         P1 : in Std_Logic;
  15         P9 : out Std_Logic;
  16         P8 : out Std_Logic;
  17         P3 : out Std_Logic;
  18         P14 : out Std_Logic;
  19         P13 : out Std_Logic;
  20         P12 : out Std_Logic;
  21         P11 : out Std_Logic;
  22         P10 : out Std_Logic);
  23 END not found;
  24
  25
  26 -- Secondary unit
  27 ARCHITECTURE netlist OF not found IS
  28     COMPONENT neg
  29     PORT (
  30         IN0 : in Std_Logic;
  31         OUT0 : out Std_Logic);
  32     END COMPONENT ;
  33
  34     COMPONENT and2
  35     PORT (
  36         IN1 : in Std_Logic;
  37         IN0 : in Std_Logic;
  38         OUT0 : out Std_Logic);
  39     END COMPONENT ;
  40
  41     COMPONENT nand6
  42     PORT (
  43         IN5 : in Std_Logic;
  44         IN4 : in Std_Logic;
  45         IN3 : in Std_Logic;
  46         IN2 : in Std_Logic;
  47         IN1 : in Std_Logic;
  48         IN0 : in Std_Logic;
  49         OUT0 : out Std_Logic);
  50     END COMPONENT ;
  51
  52     COMPONENT and4
  53     PORT (
  54         IN3 : in Std_Logic;
  55         IN2 : in Std_Logic;
  56         IN1 : in Std_Logic;
  57         IN0 : in Std_Logic;
  58         OUT0 : out Std_Logic);
  59     END COMPONENT ;
  60
  61     COMPONENT and3
  62     PORT (
  63         IN2 : in Std_Logic;
  64         IN1 : in Std_Logic;
  65         IN0 : in Std_Logic;
  66         OUT0 : out Std_Logic);
  67     END COMPONENT ;
  68
  69     COMPONENT nor3
  70     PORT (
  71         IN2 : in Std_Logic;
  72         IN1 : in Std_Logic;
  73         IN0 : in Std_Logic;
  74         OUT0 : out Std_Logic);
  75     END COMPONENT ;
  76
  77     COMPONENT nor2
  78     PORT (
  79         IN1 : in Std_Logic;
  80         IN0 : in Std_Logic;
  81         OUT0 : out Std_Logic);
  82     END COMPONENT ;
  83
  84     COMPONENT nand2
  85     PORT (
  86         IN1 : in Std_Logic;
  87         IN0 : in Std_Logic;
  88         OUT0 : out Std_Logic);
  89     END COMPONENT ;
  90
  91     SIGNAL unnamed_net32 : Std_Logic;
  92     SIGNAL unnamed_net31 : Std_Logic;
  93     SIGNAL RIPPLE_BLANK_INn : Std_Logic;
  94     SIGNAL INPUTD : Std_Logic;
  95     SIGNAL OUTPUTGn : Std_Logic;
  96     SIGNAL OUTPUTFn : Std_Logic;
  97     SIGNAL OUTPUTEn : Std_Logic;
  98     SIGNAL OUTPUTDn : Std_Logic;
  99     SIGNAL OUTPUTCn : Std_Logic;
 100     SIGNAL unnamed_net30 : Std_Logic;
 101     SIGNAL OUTPUTBn : Std_Logic;
 102     SIGNAL OUTPUTAn : Std_Logic;
 103     SIGNAL unnamed_net29 : Std_Logic;
 104     SIGNAL unnamed_net28 : Std_Logic;
 105     SIGNAL unnamed_net27 : Std_Logic;
 106     SIGNAL unnamed_net26 : Std_Logic;
 107     SIGNAL unnamed_net25 : Std_Logic;
 108     SIGNAL unnamed_net24 : Std_Logic;
 109     SIGNAL unnamed_net23 : Std_Logic;
 110     SIGNAL unnamed_net22 : Std_Logic;
 111     SIGNAL unnamed_net21 : Std_Logic;
 112     SIGNAL unnamed_net20 : Std_Logic;
 113     SIGNAL unnamed_net19 : Std_Logic;
 114     SIGNAL unnamed_net18 : Std_Logic;
 115     SIGNAL unnamed_net17 : Std_Logic;
 116     SIGNAL unnamed_net16 : Std_Logic;
 117     SIGNAL unnamed_net15 : Std_Logic;
 118     SIGNAL unnamed_net14 : Std_Logic;
 119     SIGNAL unnamed_net13 : Std_Logic;
 120     SIGNAL unnamed_net12 : Std_Logic;
 121     SIGNAL unnamed_net11 : Std_Logic;
 122     SIGNAL unnamed_net10 : Std_Logic;
 123     SIGNAL unnamed_net9 : Std_Logic;
 124     SIGNAL unnamed_net8 : Std_Logic;
 125     SIGNAL unnamed_net7 : Std_Logic;
 126     SIGNAL unnamed_net6 : Std_Logic;
 127     SIGNAL unnamed_net5 : Std_Logic;
 128     SIGNAL RIPPLE_BLANK_OUTn : Std_Logic;
 129     SIGNAL unnamed_net4 : Std_Logic;
 130     SIGNAL INPUTC : Std_Logic;
 131     SIGNAL unnamed_net3 : Std_Logic;
 132     SIGNAL INPUTB : Std_Logic;
 133     SIGNAL unnamed_net2 : Std_Logic;
 134     SIGNAL INPUTA : Std_Logic;
 135     SIGNAL LAMP_TESTn : Std_Logic;
 136     SIGNAL unnamed_net1 : Std_Logic;
 137 BEGIN
 138 -- Architecture statement part
 139     U23 : neg
 140     PORT MAP (
 141         OUT0 => OUTPUTCn,
 142         IN0 => unnamed_net18);
 143
 144     U39 : neg
 145     PORT MAP (
 146         OUT0 => OUTPUTFn,
 147         IN0 => unnamed_net25);
 148
 149     U38 : nor3
 150     PORT MAP (
 151         OUT0 => unnamed_net30,
 152         IN0 => unnamed_net32,
 153         IN1 => unnamed_net31,
 154         IN2 => unnamed_net11);
 155
 156     U22 : neg
 157     PORT MAP (
 158         OUT0 => OUTPUTBn,
 159         IN0 => unnamed_net30);
 160
 161     U37 : and4
 162     PORT MAP (
 163         OUT0 => unnamed_net28,
 164         IN0 => LAMP_TESTn,
 165         IN1 => unnamed_net8,
 166         IN2 => unnamed_net3,
 167         IN3 => unnamed_net2);
 168
 169     U21 : neg
 170     PORT MAP (
 171         OUT0 => OUTPUTAn,
 172         IN0 => unnamed_net16);
 173
 174     U36 : and3
 175     PORT MAP (
 176         OUT0 => unnamed_net29,
 177         IN0 => unnamed_net6,
 178         IN1 => unnamed_net5,
 179         IN2 => unnamed_net4);
 180
 181     U20 : nor2
 182     PORT MAP (
 183         OUT0 => unnamed_net27,
 184         IN0 => unnamed_net28,
 185         IN1 => unnamed_net29);
 186
 187     U35 : and3
 188     PORT MAP (
 189         OUT0 => unnamed_net26,
 190         IN0 => unnamed_net8,
 191         IN1 => unnamed_net3,
 192         IN2 => unnamed_net4);
 193
 194     U34 : and3
 195     PORT MAP (
 196         OUT0 => unnamed_net21,
 197         IN0 => unnamed_net6,
 198         IN1 => unnamed_net5,
 199         IN2 => unnamed_net4);
 200
 201     U33 : and3
 202     PORT MAP (
 203         OUT0 => unnamed_net22,
 204         IN0 => unnamed_net6,
 205         IN1 => unnamed_net2,
 206         IN2 => unnamed_net1);
 207
 208     U32 : and3
 209     PORT MAP (
 210         OUT0 => unnamed_net23,
 211         IN0 => unnamed_net3,
 212         IN1 => unnamed_net2,
 213         IN2 => unnamed_net4);
 214
 215     U31 : and3
 216     PORT MAP (
 217         OUT0 => unnamed_net19,
 218         IN0 => unnamed_net3,
 219         IN1 => unnamed_net5,
 220         IN2 => unnamed_net1);
 221
 222     U9 : and2
 223     PORT MAP (
 224         OUT0 => unnamed_net10,
 225         IN0 => unnamed_net6,
 226         IN1 => unnamed_net1);
 227
 228     U30 : and3
 229     PORT MAP (
 230         OUT0 => unnamed_net32,
 231         IN0 => unnamed_net6,
 232         IN1 => unnamed_net5,
 233         IN2 => unnamed_net1);
 234
 235     U8 : and2
 236     PORT MAP (
 237         OUT0 => unnamed_net9,
 238         IN0 => unnamed_net7,
 239         IN1 => unnamed_net5);
 240
 241     U7 : nand2
 242     PORT MAP (
 243         OUT0 => unnamed_net7,
 244         IN0 => RIPPLE_BLANK_OUTn,
 245         IN1 => unnamed_net8);
 246
 247     U6 : nand2
 248     PORT MAP (
 249         OUT0 => unnamed_net6,
 250         IN0 => RIPPLE_BLANK_OUTn,
 251         IN1 => unnamed_net3);
 252
 253     U5 : nand2
 254     PORT MAP (
 255         OUT0 => unnamed_net5,
 256         IN0 => RIPPLE_BLANK_OUTn,
 257         IN1 => unnamed_net2);
 258
 259     U4 : nand2
 260     PORT MAP (
 261         OUT0 => unnamed_net4,
 262         IN0 => RIPPLE_BLANK_OUTn,
 263         IN1 => unnamed_net1);
 264
 265     U3 : nand2
 266     PORT MAP (
 267         OUT0 => unnamed_net3,
 268         IN0 => LAMP_TESTn,
 269         IN1 => INPUTC);
 270
 271     U2 : nand2
 272     PORT MAP (
 273         OUT0 => unnamed_net2,
 274         IN0 => LAMP_TESTn,
 275         IN1 => INPUTB);
 276
 277     U40 : neg
 278     PORT MAP (
 279         OUT0 => OUTPUTGn,
 280         IN0 => unnamed_net27);
 281
 282     U1 : nand2
 283     PORT MAP (
 284         OUT0 => unnamed_net1,
 285         IN0 => LAMP_TESTn,
 286         IN1 => INPUTA);
 287
 288     U19 : nor3
 289     PORT MAP (
 290         OUT0 => unnamed_net25,
 291         IN0 => unnamed_net26,
 292         IN1 => unnamed_net15,
 293         IN2 => unnamed_net14);
 294
 295     U18 : nor2
 296     PORT MAP (
 297         OUT0 => unnamed_net24,
 298         IN0 => unnamed_net13,
 299         IN1 => unnamed_net4);
 300
 301     U17 : nor3
 302     PORT MAP (
 303         OUT0 => unnamed_net20,
 304         IN0 => unnamed_net21,
 305         IN1 => unnamed_net22,
 306         IN2 => unnamed_net23);
 307
 308     U16 : nor2
 309     PORT MAP (
 310         OUT0 => unnamed_net18,
 311         IN0 => unnamed_net19,
 312         IN1 => unnamed_net12);
 313
 314     U15 : nor3
 315     PORT MAP (
 316         OUT0 => unnamed_net16,
 317         IN0 => unnamed_net17,
 318         IN1 => unnamed_net10,
 319         IN2 => unnamed_net9);
 320
 321     U14 : and2
 322     PORT MAP (
 323         OUT0 => unnamed_net15,
 324         IN0 => unnamed_net3,
 325         IN1 => unnamed_net5);
 326
 327     U29 : and3
 328     PORT MAP (
 329         OUT0 => unnamed_net31,
 330         IN0 => unnamed_net6,
 331         IN1 => unnamed_net2,
 332         IN2 => unnamed_net4);
 333
 334     U13 : and2
 335     PORT MAP (
 336         OUT0 => unnamed_net14,
 337         IN0 => unnamed_net5,
 338         IN1 => unnamed_net4);
 339
 340     U12 : and2
 341     PORT MAP (
 342         OUT0 => unnamed_net13,
 343         IN0 => unnamed_net6,
 344         IN1 => unnamed_net2);
 345
 346     U28 : and4
 347     PORT MAP (
 348         OUT0 => unnamed_net17,
 349         IN0 => unnamed_net8,
 350         IN1 => unnamed_net3,
 351         IN2 => unnamed_net2,
 352         IN3 => unnamed_net4);
 353
 354     U11 : and2
 355     PORT MAP (
 356         OUT0 => unnamed_net12,
 357         IN0 => unnamed_net7,
 358         IN1 => unnamed_net6);
 359
 360     U27 : nand6
 361     PORT MAP (
 362         OUT0 => RIPPLE_BLANK_OUTn,
 363         IN0 => LAMP_TESTn,
 364         IN1 => RIPPLE_BLANK_INn,
 365         IN2 => unnamed_net8,
 366         IN3 => unnamed_net3,
 367         IN4 => unnamed_net2,
 368         IN5 => unnamed_net1);
 369
 370     U10 : and2
 371     PORT MAP (
 372         OUT0 => unnamed_net11,
 373         IN0 => unnamed_net7,
 374         IN1 => unnamed_net5);
 375
 376     U26 : neg
 377     PORT MAP (
 378         OUT0 => unnamed_net8,
 379         IN0 => INPUTD);
 380
 381     U25 : neg
 382     PORT MAP (
 383         OUT0 => OUTPUTEn,
 384         IN0 => unnamed_net24);
 385
 386     U24 : neg
 387     PORT MAP (
 388         OUT0 => OUTPUTDn,
 389         IN0 => unnamed_net20);
 390
 391 -- Signal assignment part
 392 INPUTA <= P7;
 393 INPUTB <= P6;
 394 INPUTC <= P5;
 395 INPUTD <= P4;
 396 RIPPLE_BLANK_INn <= P2;
 397 LAMP_TESTn <= P1;
 398 P9 <= OUTPUTFn;
 399 P8 <= OUTPUTGn;
 400 P3 <= RIPPLE_BLANK_OUTn;
 401 P14 <= OUTPUTAn;
 402 P13 <= OUTPUTBn;
 403 P12 <= OUTPUTCn;
 404 P11 <= OUTPUTDn;
 405 P10 <= OUTPUTEn;
 406 END netlist;