symbols/vhdl/or8-1.sym

   1 v 20031231 1
   2 L 300 1100 600 1100 3 0 0 0 -1 -1
   3 L 300 500 600 500 3 0 0 0 -1 -1
   4 A 40 800 400 312 97 3 0 0 0 -1 -1
   5 A 600 900 400 270 76 3 0 0 0 -1 -1
   6 A 600 700 400 14 76 3 0 0 0 -1 -1
   7 L 300 1100 300 1600 3 0 0 0 -1 -1
   8 L 300 500 300 0 3 0 0 0 -1 -1
   9 P 1000 800 1300 800 1 0 1
  10 {
  11 T 1000 800 5 8 0 0 0 0 1
  12 pinnumber=OUT0
  13 T 1000 800 5 8 0 0 0 0 1
  14 pinseq=1
  15 T 1000 800 5 8 0 0 0 0 1
  16 pintype=OUT
  17 }
  18 P 300 100 0 100 1 0 1
  19 {
  20 T 300 100 5 8 0 0 0 0 1
  21 pinnumber=IN0
  22 T 300 100 5 8 0 0 0 0 1
  23 pinseq=2
  24 T 300 100 5 8 0 0 0 0 1
  25 pintype=IN
  26 }
  27 P 300 300 0 300 1 0 1
  28 {
  29 T 300 300 5 8 0 0 0 0 1
  30 pinnumber=IN1
  31 T 300 300 5 8 0 0 0 0 1
  32 pinseq=3
  33 T 300 300 5 8 0 0 0 0 1
  34 pintype=IN
  35 }
  36 P 300 500 0 500 1 0 1
  37 {
  38 T 300 500 5 8 0 0 0 0 1
  39 pinnumber=IN2
  40 T 300 500 5 8 0 0 0 0 1
  41 pinseq=4
  42 T 300 500 5 8 0 0 0 0 1
  43 pintype=IN
  44 }
  45 P 300 700 0 700 1 0 1
  46 {
  47 T 300 700 5 8 0 0 0 0 1
  48 pinnumber=IN3
  49 T 300 700 5 8 0 0 0 0 1
  50 pinseq=5
  51 T 300 700 5 8 0 0 0 0 1
  52 pintype=IN
  53 }
  54 P 300 900 0 900 1 0 1
  55 {
  56 T 300 900 5 8 0 0 0 0 1
  57 pinnumber=IN4
  58 T 300 900 5 8 0 0 0 0 1
  59 pinseq=6
  60 T 300 900 5 8 0 0 0 0 1
  61 pintype=IN
  62 }
  63 P 300 1100 0 1100 1 0 1
  64 {
  65 T 300 1100 5 8 0 0 0 0 1
  66 pinnumber=IN5
  67 T 300 1100 5 8 0 0 0 0 1
  68 pinseq=7
  69 T 300 1100 5 8 0 0 0 0 1
  70 pintype=IN
  71 }
  72 P 300 1300 0 1300 1 0 1
  73 {
  74 T 300 1300 5 8 0 0 0 0 1
  75 pinnumber=IN6
  76 T 300 1300 5 8 0 0 0 0 1
  77 pinseq=8
  78 T 300 1300 5 8 0 0 0 0 1
  79 pintype=IN
  80 }
  81 P 300 1500 0 1500 1 0 1
  82 {
  83 T 300 1500 5 8 0 0 0 0 1
  84 pinnumber=IN7
  85 T 300 1500 5 8 0 0 0 0 1
  86 pinseq=9
  87 T 300 1500 5 8 0 0 0 0 1
  88 pintype=IN
  89 }
  90 T 400 400 5 10 1 1 0 2 1
  91 refdes=U?
  92 T 400 100 5 8 0 0 0 0 1
  93 device=or8
  94 T 400 200 5 8 0 0 0 0 1
  95 VERILOG_PORTS=POSITIONAL