gnetlist/docs/mk_verilog_syms.1

   1 .TH mk_verilog_syms 1 "November 23rd, 2012" "gEDA Project" 1.8.1.20121123
   2 .SH NAME
   3 mk_verilog_syms \- Create gate symbols for the gEDA Verilog netlister
   4
   5 .SH SYNOPSIS
   6 .B mk_verilog_syms
   7
   8 .SH DESCRIPTION
   9 .B mk_verilog_syms
  10 creates a set of n-input gate symbols for the gEDA Verilog
  11 netlister. It creates the following symbols:
  12 .IP \(bu
  13 and[2-9]
  14 .IP \(bu
  15 nand[2-9]
  16 .IP \(bu
  17 nor[2-9]
  18 .IP \(bu
  19 or[2-9]
  20 .IP \(bu
  21 xor[2-9]
  22 .IP \(bu
  23 xnor[2-9]
  24
  25 .SH AUTHOR
  26 Mike Jarabek
  27 .SH SEE ALSO
  28 .BR gschem (1),
  29 .BR gnetlist (1)
  30 .SH COPYRIGHT
  31 .nf
  32 Copyright \(co 1999-2011 gEDA Contributors.  License GPLv2+: GNU GPL
  33 version 2 or later.  Please see the `COPYING' file included with this
  34 program for full details.
  35 .PP
  36 This is free software: you are free to change and redistribute it.
  37 There is NO WARRANTY, to the extent permitted by law.