utils/docs/gnet_hier_verilog.1

   1 .TH gnet_hier_verilog.sh 1 "September 25th, 2013" "gEDA Project" 1.8.2.20130925
   2
   3 .SH NAME
   4 gnet_hier_verilog.sh \- generate a non-flattened hierarchical Verilog netlist.
   5
   6 .SH SYNOPSIS
   7 .B gnet_hier_verilog.sh
   8 .I filename.sch
   9
  10 .SH DESCRIPTION
  11 .B gnet_hier_verilog.sh
  12 is a simple script to produce a
  13 hierarchical verilog netlist in a single file.
  14 It gathers hierarchical information from a list of
  15 unique symbols/schematics originating from the top level
  16 schematic all the way down to the lowest level of the
  17 design hierarchy. It then successively invokes the
  18 existing gEDA verilog netlister to produce each single
  19 level netlists, and concatinates all the unique
  20 module netlists into one single hierarchical netlist
  21 file.
  22 .PP
  23 Currently,
  24 .B gnet_hier_verilog
  25 assumes that one or more hierarchical symbol
  26 can be represented by a single schematic file. If needed,
  27 feature for mutiple schematic files mapped to a single symbol
  28 can be easily added. In that case, multiple source attrib
  29 are used in that symbol.
  30
  31 .SH AUTHOR
  32 Paul Tan
  33
  34 .SH SEE ALSO
  35 .BR gschem (1),
  36 .BR gnetlist (1)
  37
  38 .SH COPYRIGHT
  39 .nf
  40 Copyright \(co 1999-2011 gEDA Contributors.  License GPLv2+: GNU GPL
  41 version 2 or later.  Please see the `COPYING' file included with this
  42 program for full details.
  43 .PP
  44 This is free software: you are free to change and redistribute it.
  45 There is NO WARRANTY, to the extent permitted by law.