rtl/NiosDevKit-EP1C20/fpgammix-EP2C35.qsf

   1 # Copyright (C) 1991-2006 Altera Corporation\r
   2 # Your use of Altera Corporation's design tools, logic functions\r
   3 # and other software and tools, and its AMPP partner logic\r
   4 # functions, and any output files any of the foregoing\r
   5 # (including device programming or simulation files), and any\r
   6 # associated documentation or information are expressly subject\r
   7 # to the terms and conditions of the Altera Program License\r
   8 # Subscription Agreement, Altera MegaCore Function License\r
   9 # Agreement, or other applicable license agreement, including,\r
  10 # without limitation, that your use is for the sole purpose of\r
  11 # programming logic devices manufactured by Altera and sold by\r
  12 # Altera or its authorized distributors.  Please refer to the\r
  13 # applicable agreement for further details.\r
  14 \r
  15 \r
  16 # The default values for assignments are stored in the file\r
  17 #               main_assignment_defaults.qdf\r
  18 # If this file doesn't exist, and for assignments not listed, see file\r
  19 #               assignment_defaults.qdf\r
  20 \r
  21 # Altera recommends that you do not modify this file. This\r
  22 # file is updated automatically by the Quartus II software\r
  23 # and any changes you make may be lost or overwritten.\r
  24 \r
  25 \r
  26 set_global_assignment -name FAMILY "Cyclone II"\r
  27 set_global_assignment -name DEVICE EP2C35F484C8\r
  28 set_global_assignment -name TOP_LEVEL_ENTITY fpgammix\r
  29 set_global_assignment -name ORIGINAL_QUARTUS_VERSION 6.0\r
  30 set_global_assignment -name PROJECT_CREATION_TIME_DATE "19:44:06  AUGUST 27, 2006"\r
  31 set_global_assignment -name LAST_QUARTUS_VERSION 6.0\r
  32 set_global_assignment -name SIMULATION_MODE FUNCTIONAL\r
  33 \r
  34 \r
  35 # Pin & Location Assignments\r
  36 # ==========================\r
  37 \r
  38 # The board labels these 0 .. 7, but I like the\r
  39 # lower order bit on the left, thank you!\r
  40 \r
  41 \r
  42 \r
  43 set_global_assignment -name RESERVE_ALL_UNUSED_PINS "AS INPUT TRI-STATED"\r
  44 set_global_assignment -name ADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAP ON\r
  45 set_global_assignment -name ADV_NETLIST_OPT_SYNTH_GATE_RETIME ON\r
  46 set_global_assignment -name PHYSICAL_SYNTHESIS_COMBO_LOGIC ON\r
  47 set_global_assignment -name PHYSICAL_SYNTHESIS_REGISTER_DUPLICATION ON\r
  48 set_global_assignment -name PHYSICAL_SYNTHESIS_REGISTER_RETIMING ON\r
  49 set_global_assignment -name RESERVE_ALL_UNUSED_PINS_NO_OUTPUT_GND "AS INPUT TRI-STATED"\r
  50 set_global_assignment -name SMART_RECOMPILE ON\r
  51 set_global_assignment -name PHYSICAL_SYNTHESIS_EFFORT FAST\r
  52 set_global_assignment -name ENABLE_DRC_SETTINGS ON\r
  53 set_global_assignment -name IGNORE_CLOCK_SETTINGS ON\r
  54 set_global_assignment -name FMAX_REQUIREMENT "500 MHz"\r
  55 \r
  56 set_global_assignment -name FITTER_EFFORT "STANDARD FIT"\r
  57 set_global_assignment -name VERILOG_FILE src/fpgammix.v\r
  58 set_global_assignment -name VERILOG_FILE ../core.v\r
  59 set_global_assignment -name VERILOG_FILE ../system.v\r
  60 set_global_assignment -name VERILOG_FILE ../interconnect.v\r
  61 set_global_assignment -name VERILOG_FILE ../memory_interface.v\r
  62 set_global_assignment -name VERILOG_FILE ../vga.v\r
  63 set_global_assignment -name VERILOG_FILE ../rs232in.v\r
  64 set_global_assignment -name VERILOG_FILE ../rs232out.v\r
  65 set_global_assignment -name VERILOG_FILE ../filter.v\r
  66 set_global_assignment -name VERILOG_FILE mega/regfile.v\r
  67 set_global_assignment -name VERILOG_FILE mega/pll1.v\r
  68 set_global_assignment -name MIF_FILE ../initmem.mif\r
  69 set_global_assignment -name MIF_FILE ../info_flags.mif\r
  70 set_global_assignment -name CDF_FILE fpgammix.cdf\r
  71 \r
  72 set_global_assignment -name DEVICE_FILTER_PACKAGE FBGA\r
  73 set_global_assignment -name DEVICE_FILTER_PIN_COUNT 484\r
  74 set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 8