src/soc/intel/denverton_ns/acpi/globalnvs.asl

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2
   3 /* Global Variables */
   4
   5 Name(\PICM, 0)          // IOAPIC/8259
   6
   7 Field (GNVS, ByteAcc, NoLock, Preserve)
   8 {
   9         /* Miscellaneous */
  10         OSYS,   16,     // 0x00 - Operating System
  11         SMIF,    8,     // 0x02 - SMI function
  12         PRM0,    8,     // 0x03 - SMI function parameter
  13         PRM1,    8,     // 0x04 - SMI function parameter
  14         SCIF,    8,     // 0x05 - SCI function
  15         PRM2,    8,     // 0x06 - SCI function parameter
  16         PRM3,    8,     // 0x07 - SCI function parameter
  17         LCKF,    8,     // 0x08 - Global Lock function for EC
  18         PRM4,    8,     // 0x09 - Lock function parameter
  19         PRM5,    8,     // 0x0a - Lock function parameter
  20         P80D,   32,     // 0x0b - Debug port (IO 0x80) value
  21         LIDS,    8,     // 0x0f - LID state (open = 1)
  22         ,        8,     // 0x10 - Power State (AC = 1)
  23         ,        8,     // 0x11 - Processor count
  24         TPMP,    8,     // 0x12 - TPM Present and Enabled
  25         TLVL,    8,     // 0x13 - Throttle Level
  26         PPCM,    8,     // 0x14 - Maximum P-state usable by OS
  27
  28         /* Device Config */
  29         Offset (0x20),
  30         S5U0,    8,     // 0x20 - Enable USB0 in S5
  31         S5U1,    8,     // 0x21 - Enable USB1 in S5
  32         S3U0,    8,     // 0x22 - Enable USB0 in S3
  33         S3U1,    8,     // 0x23 - Enable USB1 in S3
  34         TACT,    8,     // 0x24 - Thermal Active trip point
  35         TPSV,    8,     // 0x25 - Thermal Passive trip point
  36         TCRT,    8,     // 0x26 - Thermal Critical trip point
  37         DPTE,    8,     // 0x27 - Enable DPTF
  38
  39         /* Base addresses */
  40         Offset (0x30),
  41         ,        32,    // 0x30 - CBMEM TOC
  42         TOLM,    32,    // 0x34 - Top of Low Memory
  43         CBMC,    32,    // 0x38 - coreboot mem console pointer
  44         MMOB,    32,    // 0x3c - MMIO Base Low Base
  45         MMOL,    32,    // 0x40 - MMIO Base Low Limit
  46         MMHB,    64,    // 0x44 - MMIO Base High Base
  47         MMHL,    64,    // 0x4c - MMIO Base High Limit
  48         TSGB,    32,    // 0x54 - TSEG Base
  49         TSSZ,    32,    // 0x58 - TSEG Size
  50 }
  51
  52 /* Set flag to enable USB charging in S3 */
  53 Method (S3UE)
  54 {
  55         \S3U0 = 1
  56         \S3U1 = 1
  57 }
  58
  59 /* Set flag to disable USB charging in S3 */
  60 Method (S3UD)
  61 {
  62         \S3U0 = 0
  63         \S3U1 = 0
  64 }
  65
  66 /* Set flag to enable USB charging in S5 */
  67 Method (S5UE)
  68 {
  69         \S5U0 = 1
  70         \S5U1 = 1
  71 }
  72
  73 /* Set flag to disable USB charging in S5 */
  74 Method (S5UD)
  75 {
  76         \S5U0 = 0
  77         \S5U1 = 0
  78 }