src/soc/cavium/cn81xx/Makefile.inc

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ##
   5 ## SPDX-License-Identifier: GPL-2.0-only
   6
   7 ifeq ($(CONFIG_SOC_CAVIUM_CN81XX),y)
   8
   9 # bootblock
  10 bootblock-$(CONFIG_BOOTBLOCK_CUSTOM) += bootblock_custom.S
  11 bootblock-y += bootblock.c
  12 bootblock-y += twsi.c
  13 bootblock-y += clock.c
  14 bootblock-y += gpio.c
  15 bootblock-y += timer.c
  16 bootblock-y += spi.c
  17 bootblock-y += uart.c
  18 bootblock-y += cpu.c
  19
  20 ################################################################################
  21 # verstage
  22
  23 verstage-y += twsi.c
  24 verstage-y += clock.c
  25 verstage-y += gpio.c
  26 verstage-y += timer.c
  27 verstage-y += spi.c
  28 verstage-y += uart.c
  29
  30 ################################################################################
  31 # romstage
  32
  33 romstage-y += twsi.c
  34 romstage-y += clock.c
  35 romstage-y += gpio.c
  36 romstage-y += timer.c
  37 romstage-y += spi.c
  38 romstage-y += uart.c
  39 romstage-y += cbmem.c
  40
  41 romstage-y += sdram.c
  42 romstage-y += mmu.c
  43
  44 ################################################################################
  45 # ramstage
  46
  47 ramstage-y += twsi.c
  48 ramstage-y += clock.c
  49 ramstage-y += gpio.c
  50 ramstage-y += timer.c
  51 ramstage-y += spi.c
  52 ramstage-y += uart.c
  53 ramstage-y += sdram.c
  54 ramstage-y += soc.c
  55 ramstage-y += cpu.c
  56 ramstage-y += cpu_secondary.S
  57 ramstage-y += ecam0.c
  58
  59 ramstage-$(CONFIG_ARM64_USE_ARM_TRUSTED_FIRMWARE) += bl31_plat_params.c
  60
  61 BL31_MAKEARGS += PLAT=t81 M0_CROSS_COMPILE="$(CROSS_COMPILE_arm)" ENABLE_SPE_FOR_LOWER_ELS=0
  62
  63 CPPFLAGS_common += -Isrc/soc/cavium/cn81xx/include
  64
  65 endif