src/mainboard/samsung/lumpy/gpio.h

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2011 The Chromium OS Authors. All rights reserved.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc.
  18  */
  19
  20 #ifndef LUMPY_GPIO_H
  21 #define LUMPY_GPIO_H
  22
  23 #include "southbridge/intel/bd82x6x/gpio.h"
  24
  25 /*
  26  * GPIO SET 1 includes GPIO0 to GPIO31
  27  */
  28
  29 const struct pch_gpio_set1 pch_gpio_set1_mode = {
  30         .gpio0  = GPIO_MODE_GPIO,       /* CHP3_SERDBG */
  31         .gpio1  = GPIO_MODE_GPIO,       /* KBC3_EXTSMI# */
  32         .gpio2  = GPIO_MODE_NATIVE,     /* CHP3_ALSINT# (Light Sensor) */
  33         .gpio3  = GPIO_MODE_NATIVE,     /* CHP3_TP_INT# (Trackpad) */
  34         .gpio4  = GPIO_MODE_NONE,
  35         .gpio5  = GPIO_MODE_GPIO,       /* SIM3_CARD_DET# */
  36         .gpio6  = GPIO_MODE_NONE,
  37         .gpio7  = GPIO_MODE_GPIO,       /* KBC3_RUNSCI# */
  38         .gpio8  = GPIO_MODE_GPIO,       /* CHP3_INTELBT_OFF# */
  39         .gpio9  = GPIO_MODE_NONE,
  40         .gpio10 = GPIO_MODE_NONE,
  41         .gpio11 = GPIO_MODE_GPIO,       /* CHP3_TP_INT# (Trackpad wake) */
  42         .gpio12 = GPIO_MODE_NONE,
  43         .gpio13 = GPIO_MODE_GPIO,       /* CHP3_DEBUG13 */
  44         .gpio14 = GPIO_MODE_GPIO,       /* KBC3_WAKESCI# */
  45         .gpio15 = GPIO_MODE_NONE,
  46         .gpio16 = GPIO_MODE_NONE,
  47         .gpio17 = GPIO_MODE_GPIO,       /* KBC3_DVP_MODE */
  48         .gpio18 = GPIO_MODE_NATIVE,     /* MIN3_CLKREQ1# */
  49         .gpio19 = GPIO_MODE_NONE,
  50         .gpio20 = GPIO_MODE_NONE,
  51         .gpio21 = GPIO_MODE_GPIO,       /* LCD3_SIZE */
  52         .gpio22 = GPIO_MODE_GPIO,       /* CHP3_BIOS_CRISIS# */
  53         .gpio23 = GPIO_MODE_NONE,
  54         .gpio24 = GPIO_MODE_GPIO,       /* KBC3_SPI_WP# */
  55         .gpio25 = GPIO_MODE_NONE,
  56         .gpio26 = GPIO_MODE_NATIVE,     /* LAN3_CLKREQ# */
  57         .gpio27 = GPIO_MODE_NONE,
  58         .gpio28 = GPIO_MODE_NONE,
  59         .gpio29 = GPIO_MODE_NONE,
  60         .gpio30 = GPIO_MODE_NATIVE,     /* CHP3_SUSWARN# */
  61         .gpio31 = GPIO_MODE_NATIVE,     /* KBC3_AC_PRESENT */
  62 };
  63
  64 const struct pch_gpio_set1 pch_gpio_set1_direction = {
  65         .gpio0  = GPIO_DIR_OUTPUT,
  66         .gpio1  = GPIO_DIR_INPUT,
  67         .gpio2  = GPIO_DIR_INPUT,
  68         .gpio3  = GPIO_DIR_INPUT,
  69         .gpio4  = GPIO_DIR_INPUT,
  70         .gpio5  = GPIO_DIR_INPUT,
  71         .gpio6  = GPIO_DIR_INPUT,
  72         .gpio7  = GPIO_DIR_INPUT,
  73         .gpio8  = GPIO_DIR_OUTPUT,
  74         .gpio9  = GPIO_DIR_INPUT,
  75         .gpio10 = GPIO_DIR_INPUT,
  76         .gpio11 = GPIO_DIR_INPUT,
  77         .gpio12 = GPIO_DIR_INPUT,
  78         .gpio13 = GPIO_DIR_INPUT,
  79         .gpio14 = GPIO_DIR_INPUT,
  80         .gpio15 = GPIO_DIR_INPUT,
  81         .gpio16 = GPIO_DIR_INPUT,
  82         .gpio17 = GPIO_DIR_INPUT,
  83         .gpio18 = GPIO_DIR_INPUT,
  84         .gpio19 = GPIO_DIR_INPUT,
  85         .gpio20 = GPIO_DIR_INPUT,
  86         .gpio21 = GPIO_DIR_INPUT,
  87         .gpio22 = GPIO_DIR_OUTPUT,
  88         .gpio23 = GPIO_DIR_INPUT,
  89         .gpio24 = GPIO_DIR_INPUT,
  90         .gpio25 = GPIO_DIR_INPUT,
  91         .gpio26 = GPIO_DIR_INPUT,
  92         .gpio27 = GPIO_DIR_INPUT,
  93         .gpio28 = GPIO_DIR_INPUT,
  94         .gpio29 = GPIO_DIR_INPUT,
  95         .gpio30 = GPIO_DIR_INPUT,
  96         .gpio31 = GPIO_DIR_INPUT,
  97 };
  98
  99 const struct pch_gpio_set1 pch_gpio_set1_level = {
 100         .gpio0  = GPIO_LEVEL_LOW,
 101         .gpio1  = GPIO_LEVEL_LOW,
 102         .gpio2  = GPIO_LEVEL_LOW,
 103         .gpio3  = GPIO_LEVEL_LOW,
 104         .gpio4  = GPIO_LEVEL_LOW,
 105         .gpio5  = GPIO_LEVEL_LOW,
 106         .gpio6  = GPIO_LEVEL_LOW,
 107         .gpio7  = GPIO_LEVEL_LOW,
 108         .gpio8  = GPIO_LEVEL_LOW,
 109         .gpio9  = GPIO_LEVEL_LOW,
 110         .gpio10 = GPIO_LEVEL_LOW,
 111         .gpio11 = GPIO_LEVEL_LOW,
 112         .gpio12 = GPIO_LEVEL_LOW,
 113         .gpio13 = GPIO_LEVEL_LOW,
 114         .gpio14 = GPIO_LEVEL_LOW,
 115         .gpio15 = GPIO_LEVEL_LOW,
 116         .gpio16 = GPIO_LEVEL_LOW,
 117         .gpio17 = GPIO_LEVEL_LOW,
 118         .gpio18 = GPIO_LEVEL_LOW,
 119         .gpio19 = GPIO_LEVEL_LOW,
 120         .gpio20 = GPIO_LEVEL_LOW,
 121         .gpio21 = GPIO_LEVEL_LOW,
 122         .gpio22 = GPIO_LEVEL_HIGH,
 123         .gpio23 = GPIO_LEVEL_LOW,
 124         .gpio24 = GPIO_LEVEL_LOW,
 125         .gpio25 = GPIO_LEVEL_LOW,
 126         .gpio26 = GPIO_LEVEL_LOW,
 127         .gpio27 = GPIO_LEVEL_LOW,
 128         .gpio28 = GPIO_LEVEL_LOW,
 129         .gpio29 = GPIO_LEVEL_LOW,
 130         .gpio30 = GPIO_LEVEL_LOW,
 131         .gpio31 = GPIO_LEVEL_LOW,
 132 };
 133
 134 const struct pch_gpio_set1 pch_gpio_set1_invert = {
 135         .gpio0  = GPIO_NO_INVERT,
 136         .gpio1  = GPIO_INVERT,
 137         .gpio2  = GPIO_INVERT,
 138         .gpio3  = GPIO_INVERT,
 139         .gpio4  = GPIO_NO_INVERT,
 140         .gpio5  = GPIO_INVERT,
 141         .gpio6  = GPIO_NO_INVERT,
 142         .gpio7  = GPIO_INVERT,
 143         .gpio8  = GPIO_NO_INVERT,
 144         .gpio9  = GPIO_NO_INVERT,
 145         .gpio10 = GPIO_NO_INVERT,
 146         .gpio11 = GPIO_INVERT,
 147         .gpio12 = GPIO_NO_INVERT,
 148         .gpio13 = GPIO_NO_INVERT,
 149         .gpio14 = GPIO_INVERT,
 150         .gpio15 = GPIO_NO_INVERT,
 151 };
 152
 153 /*
 154  * GPIO SET 2 includes GPIO32 to GPIO63
 155  */
 156
 157 const struct pch_gpio_set2 pch_gpio_set2_mode = {
 158         .gpio32 = GPIO_MODE_NATIVE,     /* PCI3_CLKRUN# */
 159         .gpio33 = GPIO_MODE_GPIO,       /* Onboard Memory Capacity */
 160         .gpio34 = GPIO_MODE_NONE,
 161         .gpio35 = GPIO_MODE_GPIO,       /* CHP3_WLAN_OFF# */
 162         .gpio36 = GPIO_MODE_NONE,
 163         .gpio37 = GPIO_MODE_GPIO,       /* CHP3_FDI_OVRVLTG */
 164         .gpio38 = GPIO_MODE_GPIO,       /* CHP3_3G_OFF# */
 165         .gpio39 = GPIO_MODE_NONE,
 166         .gpio40 = GPIO_MODE_NATIVE,     /* USB3_OC1# */
 167         .gpio41 = GPIO_MODE_GPIO,       /* Onboard Memory Revision */
 168         .gpio42 = GPIO_MODE_GPIO,       /* CHP3_REC_MODE# */
 169         .gpio43 = GPIO_MODE_GPIO,       /* CHP3_HSPA_PWRON# */
 170         .gpio44 = GPIO_MODE_GPIO,       /* CHP3_SMRT_CHG0_CTL2# */
 171         .gpio45 = GPIO_MODE_GPIO,       /* CHP3_SMRT_CHG0_CTL3# */
 172         .gpio46 = GPIO_MODE_GPIO,       /* CHP3_SMRT_CHG1_CTL2# */
 173         .gpio47 = GPIO_MODE_GPIO,       /* CHP3_CHG_ENABLE0 */
 174         .gpio48 = GPIO_MODE_GPIO,       /* CHP3_BT_OFF# */
 175         .gpio49 = GPIO_MODE_GPIO,       /* Onboard Memory Vendor */
 176         .gpio50 = GPIO_MODE_NONE,
 177         .gpio51 = GPIO_MODE_NONE,
 178         .gpio52 = GPIO_MODE_NONE,
 179         .gpio53 = GPIO_MODE_NATIVE,
 180         .gpio54 = GPIO_MODE_NONE,
 181         .gpio55 = GPIO_MODE_GPIO,       /* STP_A16OVR */
 182         .gpio56 = GPIO_MODE_GPIO,       /* CHP3_CHG_ENABLE1 */
 183         .gpio57 = GPIO_MODE_GPIO,       /* CHP3_DEBUG10 */
 184         .gpio58 = GPIO_MODE_NATIVE,     /* SIO3_THERM_SMCLK# */
 185         .gpio59 = GPIO_MODE_NATIVE,     /* USB3_OC0# */
 186         .gpio60 = GPIO_MODE_GPIO,       /* CHP3_DRAMRST_GATE */
 187         .gpio61 = GPIO_MODE_NATIVE,     /* CHP3_SUSSTAT# */
 188         .gpio62 = GPIO_MODE_NATIVE,     /* CHP3_SUSCLK */
 189         .gpio63 = GPIO_MODE_NATIVE,     /* CHP3_SLPS5# */
 190 };
 191
 192 const struct pch_gpio_set2 pch_gpio_set2_direction = {
 193         .gpio32 = GPIO_DIR_INPUT,
 194         .gpio33 = GPIO_DIR_INPUT,
 195         .gpio34 = GPIO_DIR_INPUT,
 196         .gpio35 = GPIO_DIR_OUTPUT,
 197         .gpio36 = GPIO_DIR_INPUT,
 198         .gpio37 = GPIO_DIR_INPUT,
 199         .gpio38 = GPIO_DIR_OUTPUT,
 200         .gpio39 = GPIO_DIR_INPUT,
 201         .gpio40 = GPIO_DIR_INPUT,
 202         .gpio41 = GPIO_DIR_INPUT,
 203         .gpio42 = GPIO_DIR_INPUT,
 204         .gpio43 = GPIO_DIR_OUTPUT,
 205         .gpio44 = GPIO_DIR_OUTPUT,
 206         .gpio45 = GPIO_DIR_OUTPUT,
 207         .gpio46 = GPIO_DIR_OUTPUT,
 208         .gpio47 = GPIO_DIR_OUTPUT,
 209         .gpio48 = GPIO_DIR_OUTPUT,
 210         .gpio49 = GPIO_DIR_INPUT,
 211         .gpio50 = GPIO_DIR_INPUT,
 212         .gpio51 = GPIO_DIR_INPUT,
 213         .gpio52 = GPIO_DIR_INPUT,
 214         .gpio53 = GPIO_DIR_INPUT,
 215         .gpio54 = GPIO_DIR_INPUT,
 216         .gpio55 = GPIO_DIR_INPUT,
 217         .gpio56 = GPIO_DIR_OUTPUT,
 218         .gpio57 = GPIO_DIR_OUTPUT,
 219         .gpio58 = GPIO_DIR_INPUT,
 220         .gpio59 = GPIO_DIR_INPUT,
 221         .gpio60 = GPIO_DIR_OUTPUT,
 222         .gpio61 = GPIO_DIR_INPUT,
 223         .gpio62 = GPIO_DIR_INPUT,
 224         .gpio63 = GPIO_DIR_INPUT,
 225 };
 226
 227 const struct pch_gpio_set2 pch_gpio_set2_level = {
 228         .gpio32 = GPIO_LEVEL_LOW,
 229         .gpio33 = GPIO_LEVEL_LOW,
 230         .gpio34 = GPIO_LEVEL_LOW,
 231         .gpio35 = GPIO_LEVEL_HIGH,      /* Enable WLAN */
 232         .gpio36 = GPIO_LEVEL_LOW,
 233         .gpio37 = GPIO_LEVEL_LOW,
 234         .gpio38 = GPIO_LEVEL_HIGH,      /* Enable 3G */
 235         .gpio39 = GPIO_LEVEL_LOW,
 236         .gpio40 = GPIO_LEVEL_LOW,
 237         .gpio41 = GPIO_LEVEL_LOW,
 238         .gpio42 = GPIO_LEVEL_LOW,
 239         .gpio43 = GPIO_LEVEL_LOW,
 240         .gpio44 = GPIO_LEVEL_HIGH,      /* CTL2=1 for USB0 SDP */
 241         .gpio45 = GPIO_LEVEL_LOW,       /* CTL3=0 for USB0 SDP */
 242         .gpio46 = GPIO_LEVEL_HIGH,      /* CTL2=1 for USB1 SDP */
 243         .gpio47 = GPIO_LEVEL_HIGH,      /* Enable USB0 */
 244         .gpio48 = GPIO_LEVEL_LOW,       /* Disable Bluetooth */
 245         .gpio49 = GPIO_LEVEL_LOW,
 246         .gpio50 = GPIO_LEVEL_LOW,
 247         .gpio51 = GPIO_LEVEL_LOW,
 248         .gpio52 = GPIO_LEVEL_LOW,
 249         .gpio53 = GPIO_LEVEL_LOW,
 250         .gpio54 = GPIO_LEVEL_LOW,
 251         .gpio55 = GPIO_LEVEL_LOW,
 252         .gpio56 = GPIO_LEVEL_HIGH,      /* Enable USB1 */
 253         .gpio57 = GPIO_LEVEL_LOW,
 254         .gpio58 = GPIO_LEVEL_LOW,
 255         .gpio59 = GPIO_LEVEL_LOW,
 256         .gpio60 = GPIO_LEVEL_HIGH,
 257         .gpio61 = GPIO_LEVEL_LOW,
 258         .gpio62 = GPIO_LEVEL_LOW,
 259         .gpio63 = GPIO_LEVEL_LOW,
 260 };
 261
 262 /*
 263  * GPIO SET 3 includes GPIO64 to GPIO75
 264  */
 265
 266 const struct pch_gpio_set3 pch_gpio_set3_mode = {
 267         .gpio64 = GPIO_MODE_NONE,
 268         .gpio65 = GPIO_MODE_NONE,
 269         .gpio66 = GPIO_MODE_NONE,
 270         .gpio67 = GPIO_MODE_NONE,
 271         .gpio68 = GPIO_MODE_NONE,
 272         .gpio69 = GPIO_MODE_GPIO,       /* PEX3_WWAN_DET# */
 273         .gpio70 = GPIO_MODE_GPIO,       /* CHP3_WLAN_RST# */
 274         .gpio71 = GPIO_MODE_GPIO,       /* CHP3_WLAN_PWRON */
 275         .gpio72 = GPIO_MODE_NATIVE,     /* BATLOW# (pullup) */
 276         .gpio73 = GPIO_MODE_GPIO,       /* CHP3_SMRT_CHG1_CTL3# */
 277         .gpio74 = GPIO_MODE_NONE,
 278         .gpio75 = GPIO_MODE_NATIVE,     /* SIO3_THERM_SMDATA# */
 279 };
 280
 281 const struct pch_gpio_set3 pch_gpio_set3_direction = {
 282         .gpio64 = GPIO_DIR_INPUT,
 283         .gpio65 = GPIO_DIR_INPUT,
 284         .gpio66 = GPIO_DIR_INPUT,
 285         .gpio67 = GPIO_DIR_INPUT,
 286         .gpio68 = GPIO_DIR_INPUT,
 287         .gpio69 = GPIO_DIR_INPUT,
 288         .gpio70 = GPIO_DIR_OUTPUT,
 289         .gpio71 = GPIO_DIR_OUTPUT,
 290         .gpio72 = GPIO_DIR_INPUT,
 291         .gpio73 = GPIO_DIR_OUTPUT,
 292         .gpio74 = GPIO_DIR_INPUT,
 293         .gpio75 = GPIO_DIR_INPUT,
 294 };
 295
 296 const struct pch_gpio_set3 pch_gpio_set3_level = {
 297         .gpio64 = GPIO_LEVEL_LOW,
 298         .gpio65 = GPIO_LEVEL_LOW,
 299         .gpio66 = GPIO_LEVEL_LOW,
 300         .gpio67 = GPIO_LEVEL_LOW,
 301         .gpio68 = GPIO_LEVEL_LOW,
 302         .gpio69 = GPIO_LEVEL_LOW,
 303         .gpio70 = GPIO_LEVEL_HIGH,      /* WLAN out of reset */
 304         .gpio71 = GPIO_LEVEL_HIGH,      /* WLAN power on */
 305         .gpio72 = GPIO_LEVEL_LOW,
 306         .gpio73 = GPIO_LEVEL_LOW,       /* USB1 CTL3=0 for SDP */
 307         .gpio74 = GPIO_LEVEL_LOW,
 308         .gpio75 = GPIO_LEVEL_LOW,
 309 };
 310
 311 const struct pch_gpio_set2 pch_gpio_set2_reset = {
 312         .gpio38 = GPIO_RESET_RSMRST,
 313         .gpio43 = GPIO_RESET_RSMRST,
 314 };
 315
 316 const struct pch_gpio_map lumpy_gpio_map = {
 317         .set1 = {
 318                 .mode      = &pch_gpio_set1_mode,
 319                 .direction = &pch_gpio_set1_direction,
 320                 .level     = &pch_gpio_set1_level,
 321                 .invert    = &pch_gpio_set1_invert,
 322         },
 323         .set2 = {
 324                 .mode      = &pch_gpio_set2_mode,
 325                 .direction = &pch_gpio_set2_direction,
 326                 .level     = &pch_gpio_set2_level,
 327                 .reset     = &pch_gpio_set2_reset,
 328         },
 329         .set3 = {
 330                 .mode      = &pch_gpio_set3_mode,
 331                 .direction = &pch_gpio_set3_direction,
 332                 .level     = &pch_gpio_set3_level,
 333         },
 334 };
 335
 336 #endif