src/soc/intel/broadwell/Kconfig

   1 config SOC_INTEL_BROADWELL
   2         bool
   3         help
   4           Intel Broadwell and Haswell ULT support.
   5
   6 if SOC_INTEL_BROADWELL
   7
   8 config CPU_SPECIFIC_OPTIONS
   9         def_bool y
  10         select ACPI_INTEL_HARDWARE_SLEEP_VALUES
  11         select ARCH_BOOTBLOCK_X86_32
  12         select ARCH_VERSTAGE_X86_32
  13         select ARCH_ROMSTAGE_X86_32
  14         select ARCH_RAMSTAGE_X86_32
  15         select BOOT_DEVICE_SUPPORTS_WRITES
  16         select CACHE_MRC_SETTINGS
  17         select MRC_SETTINGS_PROTECT
  18         select CPU_INTEL_COMMON
  19         select CPU_INTEL_FIRMWARE_INTERFACE_TABLE
  20         select SUPPORT_CPU_UCODE_IN_CBFS
  21         select HAVE_SMI_HANDLER
  22         select SOUTHBRIDGE_INTEL_COMMON_RESET
  23         select SOUTHBRIDGE_INTEL_COMMON_RTC
  24         select SOUTHBRIDGE_INTEL_COMMON_SMBUS
  25         select SOUTHBRIDGE_INTEL_COMMON_SPI_ICH9
  26         select HAVE_USBDEBUG
  27         select IOAPIC
  28         select REG_SCRIPT
  29         select PARALLEL_MP
  30         select RTC
  31         select SPI_FLASH
  32         select SSE2
  33         select TSC_SYNC_MFENCE
  34         select UDELAY_TSC
  35         select TSC_MONOTONIC_TIMER
  36         select SOC_INTEL_COMMON
  37         select SOC_INTEL_COMMON_BLOCK
  38         select SOC_INTEL_COMMON_BLOCK_CPU
  39         select SOC_INTEL_COMMON_BLOCK_POWER_LIMIT
  40         select INTEL_DESCRIPTOR_MODE_CAPABLE
  41         select SOC_INTEL_COMMON_ACPI_WAKE_SOURCE
  42         select HAVE_SPI_CONSOLE_SUPPORT
  43         select INTEL_GMA_ACPI
  44         select HAVE_POWER_STATE_AFTER_FAILURE
  45         select HAVE_POWER_STATE_PREVIOUS_AFTER_FAILURE
  46
  47 config PCIEXP_ASPM
  48         bool
  49         default y
  50
  51 config PCIEXP_AER
  52         bool
  53         default y
  54
  55 config PCIEXP_COMMON_CLOCK
  56         bool
  57         default y
  58
  59 config PCIEXP_CLK_PM
  60         bool
  61         default y
  62
  63 config PCIEXP_L1_SUB_STATE
  64         bool
  65         default y
  66
  67 config BROADWELL_VBOOT_IN_BOOTBLOCK
  68         depends on VBOOT
  69         bool "Start verstage in bootblock"
  70         default y
  71         select VBOOT_STARTS_IN_BOOTBLOCK
  72         select VBOOT_SEPARATE_VERSTAGE
  73         help
  74           Broadwell can either start verstage in a separate stage
  75           right after the bootblock has run or it can start it
  76           after romstage for compatibility reasons.
  77           Broadwell however uses a mrc.bin to initialse memory which
  78           needs to be located at a fixed offset. Therefore even with
  79           a separate verstage starting after the bootblock that same
  80           binary is used meaning a jump is made from RW to the RO region
  81           and back to the RW region after the binary is done.
  82
  83 config VBOOT
  84         select VBOOT_MUST_REQUEST_DISPLAY
  85         select VBOOT_STARTS_IN_ROMSTAGE if !BROADWELL_VBOOT_IN_BOOTBLOCK
  86
  87 config MMCONF_BASE_ADDRESS
  88         hex
  89         default 0xf0000000
  90
  91 config SMM_TSEG_SIZE
  92         hex
  93         default 0x800000
  94
  95 config IED_REGION_SIZE
  96         hex
  97         default 0x400000
  98
  99 config SMM_RESERVED_SIZE
 100         hex
 101         default 0x100000
 102
 103 config VGA_BIOS_ID
 104         string
 105         default "8086,0406"
 106
 107 config DCACHE_RAM_BASE
 108         hex
 109         default 0xff7c0000
 110
 111 config DCACHE_RAM_SIZE
 112         hex
 113         default 0x10000
 114         help
 115           The size of the cache-as-ram region required during bootblock
 116           and/or romstage. Note DCACHE_RAM_SIZE and DCACHE_RAM_MRC_VAR_SIZE
 117           must add up to a power of 2.
 118
 119 config DCACHE_RAM_MRC_VAR_SIZE
 120         hex
 121         default 0x30000
 122         help
 123           The amount of cache-as-ram region required by the reference code.
 124
 125 config DCACHE_BSP_STACK_SIZE
 126         hex
 127         default 0x2000
 128         help
 129           The amount of anticipated stack usage in CAR by bootblock and
 130           other stages.
 131
 132 config HAVE_MRC
 133         bool "Add a Memory Reference Code binary"
 134         help
 135           Select this option to add a Memory Reference Code binary to
 136           the resulting coreboot image.
 137
 138           Note: Without this binary coreboot will not work
 139
 140 if HAVE_MRC
 141
 142 config MRC_FILE
 143         string "Intel Memory Reference Code path and filename"
 144         depends on HAVE_MRC
 145         default "mrc.bin"
 146         help
 147           The filename of the file to use as Memory Reference Code binary.
 148
 149 config MRC_BIN_ADDRESS
 150         hex
 151         default 0xfffa0000
 152
 153 # The UEFI System Agent binary needs to be at a fixed offset in the flash
 154 # and can therefore only reside in the COREBOOT fmap region
 155 config RO_REGION_ONLY
 156         string
 157         depends on VBOOT
 158         default "mrc.bin"
 159
 160 endif # HAVE_MRC
 161
 162 config PRE_GRAPHICS_DELAY
 163         int "Graphics initialization delay in ms"
 164         default 0
 165         help
 166           On some systems, coreboot boots so fast that connected monitors
 167           (mostly TVs) won't be able to wake up fast enough to talk to the
 168           VBIOS. On those systems we need to wait for a bit before executing
 169           the VBIOS.
 170
 171 config INTEL_PCH_UART_CONSOLE
 172         bool "Use Serial IO UART for console"
 173         default n
 174         select DRIVERS_UART_8250MEM
 175
 176 config INTEL_PCH_UART_CONSOLE_NUMBER
 177         hex "Serial IO UART number to use for console"
 178         default 0x0
 179         depends on INTEL_PCH_UART_CONSOLE
 180
 181 config TTYS0_BASE
 182         hex
 183         default 0xd6000000
 184         depends on INTEL_PCH_UART_CONSOLE
 185
 186 config EHCI_BAR
 187         hex
 188         default 0xd8000000
 189
 190 config SERIRQ_CONTINUOUS_MODE
 191         bool
 192         default y
 193         help
 194           If you set this option to y, the serial IRQ machine will be
 195           operated in continuous mode.
 196
 197 config HAVE_REFCODE_BLOB
 198         depends on ARCH_X86
 199         bool "An external reference code blob should be put into cbfs."
 200         default n
 201         help
 202          The reference code blob will be placed into cbfs.
 203
 204 if HAVE_REFCODE_BLOB
 205
 206 config REFCODE_BLOB_FILE
 207         string "Path and filename to reference code blob."
 208         default "refcode.elf"
 209         help
 210          The path and filename to the file to be added to cbfs.
 211
 212 endif # HAVE_REFCODE_BLOB
 213
 214 endif