nb/intel/haswell: Add 9-series PCH IDs
[coreboot.git] / src / acpi / dsdt_top.asl
blob0dd2002ddcdd1f505d691bbe9e4be701edd84c88
1 /* SPDX-License-Identifier: GPL-2.0-only */
3 #include <acpi/acpigen_extern.asl>
5 #if CONFIG(CHROMEOS_NVS)
6 /* ChromeOS specific */
7 #include <vendorcode/google/chromeos/acpi/chromeos.asl>
8 #endif
10 /* Operating system enumeration. */
11 Name (OSYS, 0)
13 /* 0 => PIC mode, 1 => APIC Mode */
14 Name (PICM, 0)
16 /* Power state (AC = 1) */
17 Name (PWRS, 1)
20  * The _PIC method is called by the OS to choose between interrupt
21  * routing via the i8259 interrupt controller or the APIC.
22  *
23  * _PIC is called with a parameter of 0 for i8259 configuration and
24  * with a parameter of 1 for Local Apic/IOAPIC configuration.
25  */
27 Method (_PIC, 1)
29         /* Remember the OS' IRQ routing choice. */
30         PICM = Arg0
33 #if CONFIG(ECAM_MMCONF_SUPPORT)
34 Scope(\_SB) {
35         /* Base address of PCIe config space */
36         Name(PCBA, CONFIG_ECAM_MMCONF_BASE_ADDRESS)
38         /* Length of PCIe config space, 1MB each bus */
39         Name(PCLN, CONFIG_ECAM_MMCONF_LENGTH)
41         /* PCIe Configuration Space */
42         OperationRegion(PCFG, SystemMemory, PCBA, PCLN) /* Each bus consumes 1MB */
44 #endif