src/northbridge/intel/haswell/Kconfig

   1 ##
   2 ## This file is part of the coreboot project.
   3 ##
   4 ## Copyright (C) 2010 Google Inc.
   5 ##
   6 ## This program is free software; you can redistribute it and/or modify
   7 ## it under the terms of the GNU General Public License as published by
   8 ## the Free Software Foundation; version 2 of the License.
   9 ##
  10 ## This program is distributed in the hope that it will be useful,
  11 ## but WITHOUT ANY WARRANTY; without even the implied warranty of
  12 ## MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13 ## GNU General Public License for more details.
  14 ##
  15 ## You should have received a copy of the GNU General Public License
  16 ## along with this program; if not, write to the Free Software
  17 ## Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
  18 ##
  19
  20 config NORTHBRIDGE_INTEL_HASWELL
  21         bool
  22         select CACHE_MRC_BIN
  23         select CPU_INTEL_HASWELL
  24         select REQUIRES_BLOB
  25         select MMCONF_SUPPORT
  26         select MMCONF_SUPPORT_DEFAULT
  27         select INTEL_DDI
  28         select INTEL_DP
  29         select PER_DEVICE_ACPI_TABLES
  30
  31 if NORTHBRIDGE_INTEL_HASWELL
  32
  33 config BOOTBLOCK_NORTHBRIDGE_INIT
  34         string
  35         default "northbridge/intel/haswell/bootblock.c"
  36
  37 config VGA_BIOS_ID
  38         string
  39         default "8086,0166"
  40
  41 config CACHE_MRC_SIZE_KB
  42         int
  43         default 512
  44
  45 config MRC_CACHE_SIZE
  46         hex
  47         depends on !CHROMEOS
  48         default 0x10000
  49
  50 config DCACHE_RAM_BASE
  51         hex
  52         default 0xff7c0000
  53
  54 config DCACHE_RAM_SIZE
  55         hex
  56         default 0x10000
  57         help
  58           The size of the cache-as-ram region required during bootblock
  59           and/or romstage. Note DCACHE_RAM_SIZE and DCACHE_RAM_MRC_VAR_SIZE
  60           must add up to a power of 2.
  61
  62 config DCACHE_RAM_MRC_VAR_SIZE
  63         hex
  64         default 0x30000
  65         help
  66           The amount of cache-as-ram region required by the reference code.
  67
  68 config DCACHE_RAM_ROMSTAGE_STACK_SIZE
  69         hex
  70         default 0x2000
  71         help
  72           The amount of anticipated stack usage from the data cache
  73           during pre-ram rom stage execution.
  74
  75 config HAVE_MRC
  76         bool "Add a System Agent binary"
  77         help
  78           Select this option to add a System Agent binary to
  79           the resulting coreboot image.
  80
  81           Note: Without this binary coreboot will not work
  82
  83 config MRC_FILE
  84         string "Intel System Agent path and filename"
  85         depends on HAVE_MRC
  86         default "mrc.bin"
  87         help
  88           The path and filename of the file to use as System Agent
  89           binary.
  90
  91 config CBFS_SIZE
  92         hex "Size of CBFS filesystem in ROM"
  93         default 0x100000
  94         help
  95           On Haswell systems the firmware image has to store a lot more
  96           than just coreboot, including:
  97            - a firmware descriptor
  98            - Intel Management Engine firmware
  99            - MRC cache information
 100           This option allows to limit the size of the CBFS portion in the
 101           firmware image.
 102
 103 config PRE_GRAPHICS_DELAY
 104         int "Graphics initialization delay in ms"
 105         default 0
 106         help
 107           On some systems, coreboot boots so fast that connected monitors
 108           (mostly TVs) won't be able to wake up fast enough to talk to the
 109           VBIOS. On those systems we need to wait for a bit before executing
 110           the VBIOS.
 111
 112 endif