src/soc/intel/xeon_sp/acpi/globalnvs.asl

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  *
   5  * This program is free software; you can redistribute it and/or modify
   6  * it under the terms of the GNU General Public License as published by
   7  * the Free Software Foundation; either version 2 of the License, or
   8  * (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  */
  15
  16
  17 /* Global Variables */
  18
  19 Name(\PICM, 0)          // IOAPIC/8259
  20
  21 /*
  22  * Global ACPI memory region. This region is used for passing information
  23  * between coreboot (aka "the system bios"), ACPI, and the SMI handler.
  24  * Since we don't know where this will end up in memory at ACPI compile time,
  25  * we have to fix it up in coreboot's ACPI creation phase.
  26  */
  27
  28
  29 External(NVSA)
  30 OperationRegion (GNVS, SystemMemory, NVSA, 0x2000)
  31 Field (GNVS, ByteAcc, NoLock, Preserve)
  32 {
  33         /* Miscellaneous */
  34         OSYS,   16,     // 0x00 - Operating System
  35         SMIF,    8,     // 0x02 - SMI function
  36         PRM0,    8,     // 0x03 - SMI function parameter
  37         PRM1,    8,     // 0x04 - SMI function parameter
  38         SCIF,    8,     // 0x05 - SCI function
  39         PRM2,    8,     // 0x06 - SCI function parameter
  40         PRM3,    8,     // 0x07 - SCI function parameter
  41         LCKF,    8,     // 0x08 - Global Lock function for EC
  42         PRM4,    8,     // 0x09 - Lock function parameter
  43         PRM5,    8,     // 0x0a - Lock function parameter
  44         P80D,   32,     // 0x0b - Debug port (IO 0x80) value
  45         LIDS,    8,     // 0x0f - LID state (open = 1)
  46         PWRS,    8,     // 0x10 - Power State (AC = 1)
  47         PCNT,    8,     // 0x11 - Processor count
  48         TPMP,    8,     // 0x12 - TPM Present and Enabled
  49         TLVL,    8,     // 0x13 - Throttle Level
  50         PPCM,    8,     // 0x14 - Maximum P-state usable by OS
  51         PM1I, 64, // 0x15 - PM1 wake status bit
  52         GPEI, 64, // 0x1D - GPE wake status bit
  53         U2WE, 16, // 0x25 - USB2 Wake Enable Bitmap
  54         U3WE, 8,  // 0x27 - USB3 Wake Enable Bitmap
  55
  56
  57         /* Device Config */
  58         Offset (0x30),
  59         S5U0,    8,     // 0x30 - Enable USB0 in S5
  60         S5U1,    8,     // 0x31 - Enable USB1 in S5
  61         S3U0,    8,     // 0x32 - Enable USB0 in S3
  62         S3U1,    8,     // 0x33 - Enable USB1 in S3
  63         TACT,    8,     // 0x34 - Thermal Active trip point
  64         TPSV,    8,     // 0x35 - Thermal Passive trip point
  65         TCRT,    8,     // 0x36 - Thermal Critical trip point
  66         DPTE,    8,     // 0x37 - Enable DPTF
  67
  68         /* Base addresses */
  69         Offset (0x50),
  70         CMEM,    32,    // 0x50 - CBMEM TOC
  71         TOLM,    32,    // 0x54 - Top of Low Memory
  72         CBMC,    32,    // 0x58 - coreboot mem console pointer
  73         MMOB,    32,    // 0x5C - MMIO Base Low Base
  74         MMOL,    32,    // 0x60 - MMIO Base Low Limit
  75         MMHB,    64,    // 0x64 - MMIO Base High Base
  76         MMHL,    64,    // 0x6C - MMIO Base High Limit
  77         TSGB,    32,    // 0x74 - TSEG Base
  78         TSSZ,    32,    // 0x78 - TSEG Size
  79 }