src/soc/amd/stoneyridge/acpi/globalnvs.asl

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  *
   5  * This program is free software; you can redistribute it and/or modify
   6  * it under the terms of the GNU General Public License as published by
   7  * the Free Software Foundation; either version 2 of the License, or
   8  * (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  */
  15
  16 /*
  17  * NOTE: The layout of the GNVS structure below must match the layout in
  18  * soc/amd/stoneyridge/include/soc/nvs.h !!!
  19  *
  20  */
  21
  22 External (NVSA)
  23
  24 OperationRegion (GNVS, SystemMemory, NVSA, 0x1000)
  25 Field (GNVS, ByteAcc, NoLock, Preserve)
  26 {
  27         /* Miscellaneous */
  28         Offset (0x00),
  29         PCNT,   8,      // 0x00 - Processor Count
  30         PPCM,   8,      // 0x01 - Max PPC State
  31         LIDS,   8,      // 0x02 - LID State
  32         PWRS,   8,      // 0x03 - AC Power State
  33         DPTE,   8,      // 0x04 - Enable DPTF
  34         CBMC,   32,     // 0x05 - 0x08 - coreboot Memory Console
  35         PM1I,   64,     // 0x09 - 0x10 - System Wake Source - PM1 Index
  36         GPEI,   64,     // 0x11 - 0x18 - GPE Wake Source
  37         NHLA,   64,     // 0x19 - 0x20 - NHLT Address
  38         NHLL,   32,     // 0x21 - 0x24 - NHLT Length
  39         PRT0,   32,     // 0x25 - 0x28 - PERST_0 Address
  40         SCDP,   8,      // 0x29 - SD_CD GPIO portid
  41         SCDO,   8,      // 0x2A - GPIO pad offset relative to the community
  42         TMPS,   8,      // 0x2B - Temperature Sensor ID
  43         TLVL,   8,      // 0x2C - Throttle Level Limit
  44         FLVL,   8,      // 0x2D - Current FAN Level
  45         TCRT,   8,      // 0x2E - Critical Threshold
  46         TPSV,   8,      // 0x2F - Passive Threshold
  47         TMAX,   8,      // 0x30 - CPU Tj_max
  48         Offset (0x34),  // 0x34 - AOAC Device Enables
  49         , 5,
  50         IC0E,   1,      //        I2C0, 5
  51         IC1E,   1,      //        I2C1, 6
  52         IC2E,   1,      //        I2C2, 7
  53         IC3E,   1,      //        I2C3, 8
  54         , 2,
  55         UT0E,   1,      //        UART0, 11
  56         UT1E,   1,      //        UART1, 12
  57         , 2,
  58         ST_E,   1,      //        SATA, 15
  59         , 2,
  60         EHCE,   1,      //        EHCI, 18
  61         , 4,
  62         XHCE,   1,      //        XCHI, 23
  63         SD_E,   1,      //        SD, 24
  64         , 2,
  65         ESPI,   1,      //        ESPI, 27
  66         , 4,
  67         FW00,   16,     // 0x38 - xHCI FW ROM addr, boot RAM
  68         FW02,   16,     // 0x3A - xHCI FW ROM addr, Instruction RAM
  69         FW01,   32,     // 0x3C - xHCI FW RAM addr, boot RAM
  70         FW03,   32,     // 0x40 - xHCI FW RAM addr, Instruction RAM
  71         EH10,   32,     // 0x44 - EHCI BAR
  72         /* ChromeOS stuff (0x100 -> 0xfff, size 0xeff) */
  73         Offset (0x100),
  74         #include <vendorcode/google/chromeos/acpi/gnvs.asl>
  75 }