src/soc/intel/baytrail/Kconfig

   1 config SOC_INTEL_BAYTRAIL
   2         bool
   3         help
   4           Bay Trail M/D part support.
   5
   6 if SOC_INTEL_BAYTRAIL
   7
   8 config CPU_SPECIFIC_OPTIONS
   9         def_bool y
  10         select ACPI_INTEL_HARDWARE_SLEEP_VALUES
  11         select ARCH_BOOTBLOCK_X86_32
  12         select ARCH_VERSTAGE_X86_32
  13         select ARCH_ROMSTAGE_X86_32
  14         select ARCH_RAMSTAGE_X86_32
  15         select BOOT_DEVICE_SUPPORTS_WRITES
  16         select CACHE_MRC_SETTINGS
  17         select CPU_INTEL_TURBO_NOT_PACKAGE_SCOPED
  18         select SUPPORT_CPU_UCODE_IN_CBFS
  19         select HAVE_SMI_HANDLER
  20         select SOUTHBRIDGE_INTEL_COMMON_RESET
  21         select SOUTHBRIDGE_INTEL_COMMON_SPI_SILVERMONT
  22         select NO_FIXED_XIP_ROM_SIZE
  23         select PARALLEL_MP
  24         select PCIEXP_ASPM
  25         select PCIEXP_COMMON_CLOCK
  26         select REG_SCRIPT
  27         select RTC
  28         select SMP
  29         select SPI_FLASH
  30         select SSE2
  31         select TSC_MONOTONIC_TIMER
  32         select TSC_SYNC_MFENCE
  33         select UDELAY_TSC
  34         select SOC_INTEL_COMMON
  35         select INTEL_DESCRIPTOR_MODE_CAPABLE
  36         select HAVE_SPI_CONSOLE_SUPPORT
  37         select INTEL_GMA_ACPI
  38         select INTEL_GMA_SWSMISCI
  39         select CPU_INTEL_COMMON
  40         select CPU_HAS_L2_ENABLE_MSR
  41
  42 config VBOOT
  43         select VBOOT_MUST_REQUEST_DISPLAY
  44         select VBOOT_STARTS_IN_ROMSTAGE
  45
  46 config MMCONF_BASE_ADDRESS
  47         hex
  48         default 0xe0000000
  49
  50 config MAX_CPUS
  51         int
  52         default 4
  53
  54 config CPU_ADDR_BITS
  55         int
  56         default 36
  57
  58 config SMM_TSEG_SIZE
  59         hex
  60         default 0x800000
  61
  62 config SMM_RESERVED_SIZE
  63         hex
  64         default 0x100000
  65
  66 config HAVE_MRC
  67         bool "Add a System Agent binary"
  68         help
  69           Select this option to add a System Agent binary to
  70           the resulting coreboot image.
  71
  72           Note: Without this binary coreboot will not work
  73
  74 config MRC_FILE
  75         string "Intel System Agent path and filename"
  76         depends on HAVE_MRC
  77         default "mrc.bin"
  78         help
  79           The path and filename of the file to use as System Agent
  80           binary.
  81
  82 config MRC_BIN_ADDRESS
  83         hex
  84         default 0xfffa0000
  85
  86 config MRC_RMT
  87         bool "Enable MRC RMT training + debug prints"
  88         default n
  89
  90 # Cache As RAM region layout:
  91 #
  92 # +-------------+ DCACHE_RAM_BASE + DCACHE_RAM_SIZE + DCACHE_RAM_MRC_VAR_SIZE
  93 # | MRC usage   |
  94 # |             |
  95 # -------------+ DCACHE_RAM_BASE + DCACHE_RAM_SIZE
  96 # | coreboot    |
  97 # | usage       |
  98 # +-------------+ DCACHE_RAM_BASE
  99 #
 100 # Note that the MRC binary is linked to assume the region marked as "MRC usage"
 101 # starts at DCACHE_RAM_BASE + DCACHE_RAM_SIZE. If those values change then
 102 # a new MRC binary needs to be produced with the updated start and size
 103 # information.
 104
 105 config DCACHE_RAM_BASE
 106         hex
 107         default 0xfe000000
 108
 109 config DCACHE_RAM_SIZE
 110         hex
 111         default 0x8000
 112         help
 113           The size of the cache-as-ram region required during bootblock
 114           and/or romstage. Note DCACHE_RAM_SIZE and DCACHE_RAM_MRC_VAR_SIZE
 115           must add up to a power of 2.
 116
 117 config DCACHE_RAM_MRC_VAR_SIZE
 118         hex
 119         default 0x8000
 120         help
 121           The amount of cache-as-ram region required by the reference code.
 122
 123 config DCACHE_BSP_STACK_SIZE
 124         hex
 125         default 0x2000
 126
 127 config RESET_ON_INVALID_RAMSTAGE_CACHE
 128         bool "Reset the system on S3 wake when ramstage cache invalid."
 129         default n
 130         help
 131           The baytrail romstage code caches the loaded ramstage program
 132           in SMM space. On S3 wake the romstage will copy over a fresh
 133           ramstage that was cached in the SMM space. This option determines
 134           the action to take when the ramstage cache is invalid. If selected
 135           the system will reset otherwise the ramstage will be reloaded from
 136           cbfs.
 137
 138 config ENABLE_BUILTIN_COM1
 139         bool "Enable builtin COM1 Serial Port"
 140         default n
 141         help
 142           The PMC has a legacy COM1 serial port. Choose this option to
 143           configure the pads and enable it. This serial port can be used for
 144           the debug console.
 145
 146 config HAVE_REFCODE_BLOB
 147         depends on ARCH_X86
 148         bool "An external reference code blob should be put into cbfs."
 149         default n
 150         help
 151          The reference code blob will be placed into cbfs.
 152
 153 if HAVE_REFCODE_BLOB
 154
 155 config REFCODE_BLOB_FILE
 156         string "Path and filename to reference code blob."
 157         default "refcode.elf"
 158         help
 159          The path and filename to the file to be added to cbfs.
 160
 161 endif # HAVE_REFCODE_BLOB
 162
 163 config VGA_BIOS_ID
 164         string
 165         depends on VGA_BIOS
 166         default "8086,0f31"
 167
 168 config VGA_BIOS_FILE
 169         string
 170         depends on VGA_BIOS
 171         default "pci8086,0f31.rom"
 172
 173 endif