src/cpu/Kconfig

   1 # Warning: This file is included whether or not the if is here.
   2 # The if controls how the evaluation occurs.
   3 # (See also src/Kconfig)
   4 if ARCH_ARMV7
   5
   6 source src/cpu/armltd/Kconfig
   7 source src/cpu/samsung/Kconfig
   8
   9 endif   # ARCH_ARM
  10
  11 if ARCH_X86
  12
  13 source src/cpu/amd/Kconfig
  14 source src/cpu/intel/Kconfig
  15 source src/cpu/via/Kconfig
  16 source src/cpu/x86/Kconfig
  17
  18 config CACHE_AS_RAM
  19         bool
  20         select DEFAULT_EARLY_CONSOLE
  21         default !ROMCC
  22
  23 config DCACHE_RAM_BASE
  24         hex
  25
  26 config DCACHE_RAM_SIZE
  27         hex
  28
  29 # FIXME MAX_PHYSICAL_CPUS should move to AMD specific code, or better
  30 # yet be dropped completely.
  31 config MAX_PHYSICAL_CPUS
  32         int
  33         depends on CPU_AMD_MODEL_10XXX || CPU_AMD_MODEL_FXX || CPU_AMD_AGESA
  34         default 1
  35
  36 config SMP
  37         bool
  38         default y if MAX_CPUS != 1
  39         default n
  40         help
  41           This option is used to enable certain functions to make coreboot
  42           work correctly on symmetric multi processor (SMP) systems.
  43
  44 config AP_SIPI_VECTOR
  45         hex
  46         default 0xfffff000
  47         help
  48           This must equal address of ap_sipi_vector from bootblock build.
  49
  50 config  MMX
  51         bool
  52         help
  53           Select MMX in your socket or model Kconfig if your CPU has MMX
  54           streaming SIMD instructions. ROMCC can build more efficient
  55           code if it can spill to MMX registers.
  56
  57 config SSE
  58         bool
  59         help
  60           Select SSE in your socket or model Kconfig if your CPU has SSE
  61           streaming SIMD instructions. ROMCC can build more efficient
  62           code if it can spill to SSE (aka XMM) registers.
  63
  64 config SSE2
  65         bool
  66         default n
  67         help
  68           Select SSE2 in your socket or model Kconfig if your CPU has SSE2
  69           streaming SIMD instructions. Some parts of coreboot can be built
  70           with more efficient code if SSE2 instructions are available.
  71
  72 endif # ARCH_X86
  73
  74 config CPU_MICROCODE_IN_CBFS
  75         bool
  76         default n
  77
  78 choice
  79         prompt "Include CPU microcode in CBFS" if ARCH_X86
  80         default CPU_MICROCODE_CBFS_GENERATE if CPU_MICROCODE_IN_CBFS
  81         default CPU_MICROCODE_CBFS_NONE if !CPU_MICROCODE_IN_CBFS
  82
  83 config CPU_MICROCODE_CBFS_GENERATE
  84         bool "Generate from tree"
  85         help
  86           Select this option if you want microcode updates to be assembled when
  87           building coreboot and included in the final image as a separate CBFS
  88           file. Microcode will not be hard-coded into ramstage.
  89
  90           The microcode file may be removed from the ROM image at a later
  91           time with cbfstool, if desired.
  92
  93           If unsure, select this option.
  94
  95 config CPU_MICROCODE_CBFS_EXTERNAL
  96         bool "Include external microcode file"
  97         help
  98           Select this option if you want to include an external file containing
  99           the CPU microcode. This will be included as a separate file in CBFS.
 100           A word of caution: only select this option if you are sure the
 101           microcode that you have is newer than the microcode shipping with
 102           coreboot.
 103
 104           The microcode file may be removed from the ROM image at a later
 105           time with cbfstool, if desired.
 106
 107           If unsure, select "Generate from tree"
 108
 109 config CPU_MICROCODE_CBFS_NONE
 110         bool "Do not include microcode updates"
 111         help
 112           Select this option if you do not want CPU microcode included in CBFS.
 113           Note that for some CPUs, the microcode is hard-coded into the source
 114           tree and is not loaded from CBFS. In this case, microcode will still
 115           be updated. There is a push to move all microcode to CBFS, but this
 116           change is not implemented for all CPUs.
 117
 118           This option currently applies to:
 119             - Intel SandyBridge/IvyBridge
 120             - VIA Nano
 121
 122           Microcode may be added to the ROM image at a later time with cbfstool,
 123           if desired.
 124
 125           If unsure, select "Generate from tree"
 126
 127           The GOOD:
 128           Microcode updates intend to solve issues that have been discovered
 129           after CPU production. The expected effect is that systems work as
 130           intended with the updated microcode, but we have also seen cases where
 131           issues were solved by not applying microcode updates.
 132
 133           The BAD:
 134           Note that some operating system include these same microcode patches,
 135           so you may need to also disable microcode updates in your operating
 136           system for this option to have an effect.
 137
 138           The UGLY:
 139           A word of CAUTION: some CPUs depend on microcode updates to function
 140           correctly. Not updating the microcode may leave the CPU operating at
 141           less than optimal performance, or may cause outright hangups.
 142           There are CPUs where coreboot cannot properly initialize the CPU
 143           without microcode updates
 144           For example, if running with the factory microcode, some Intel
 145           SandyBridge CPUs may hang when enabling CAR, or some VIA Nano CPUs
 146           will hang when changing the frequency.
 147
 148           Make sure you have a way of flashing the ROM externally before
 149           selecting this option.
 150
 151 endchoice
 152
 153 config CPU_MICROCODE_FILE
 154           string "Path and filename of CPU microcode"
 155           depends on CPU_MICROCODE_CBFS_EXTERNAL
 156           default "cpu_microcode.bin"
 157           help
 158             The path and filename of the file containing the CPU microcode.